CN108694964A - 数据存储装置 - Google Patents

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Abstract

本发明涉及一种数据存储装置，其可包括：第一存储器装置和第二存储器装置，适于共享输入时钟信号线和至少一个I/O信号线；以及控制器，适于同时启用第一存储器装置和第二存储器装置，并且通过将输入时钟信号传输到输入时钟信号线并将与输入时钟信号同步的输入信号传输到I/O信号线来控制第一存储器装置和第二存储器装置。

Description

数据存储装置
相关申请的交叉引用
本申请要求于2017年4月6日向韩国知识产权局提交的申请号为10-2017-0044827的韩国申请的优先权，其全部内容通过引用并入本文。
技术领域
各个实施例总体涉及一种包括存储器装置的数据存储装置。
背景技术
数据存储装置响应于写入请求存储由外部装置提供的数据。数据存储装置还可响应于读取请求将存储的数据提供给外部装置。使用数据存储装置的外部装置的示例包括计算机、数码相机、移动电话等。数据存储装置可在外部装置的制造期间被嵌入到外部装置中，或者可被单独制造，然后连接到外部装置。
发明内容
在实施例中，数据存储装置可包括：第一存储器装置和第二存储器装置，适于共享输入时钟信号线和至少一个I/O信号线；以及控制器，适于同时启用第一存储器装置和第二存储器装置，并且通过将输入时钟信号传输到输入时钟信号线并将与输入时钟信号同步的输入信号传输到I/O信号线来控制第一存储器装置和第二存储器装置。
在实施例中，数据存储装置可包括：第一存储器装置和第二存储器装置，适于共享使能信号线、输入时钟信号线和至少一个I/O信号线；以及控制器，适于在将使能信号传输到使能信号线之后，将输入时钟信号传输到输入时钟信号线并将与输入时钟信号同步的输入信号传输到I/O信号线。第一存储器装置和第二存储器装置可选择性地从I/O信号线接收输入信号。
在实施例中，数据存储装置可包括：第一存储器装置和第二存储器装置，适于共享输出时钟信号线和至少一个I/O信号线；以及控制器，适于同时启用第一存储器装置和第二存储器装置，并且通过将输出时钟信号传输到输出时钟信号线来控制第一存储器装置和第二存储器装置。第一存储器装置和第二存储器装置可响应于输出时钟信号的不同方向的边沿来通过I/O信号线将输出信号传输到控制器。
附图说明
通过参照附图描述本发明的各个实施例，本发明的上述和其它特征及优点将对本发明所属领域的技术人员变得更加显而易见，其中：
图1是示出根据本发明的实施例的包括可操作地联接到第一存储器装置和第二存储器装置的控制器的数据存储装置的框图；
图2是示出在同时启用模式下，图1所示的控制器向第一存储器装置和第二存储器装置传输的信号的时序的波形图；
图3是示出在同时启用模式下，图1所示的控制器与第一存储器装置和第二存储器装置交换的信号的时序的波形图；并且
图4A和图4B是示出根据本发明的实施例的图1所示的第一存储器装置中采用的第一缓冲器的操作的简图。
具体实施方式
在下文中，将通过本发明的示例性实施例参照附图来描述根据本发明的数据存储装置及其操作方法。然而，本发明可以不同的形式实施，并不应被解释为受限于本文所阐述的实施例。相反，提供这些实施例以便以本发明所属领域的技术人员能够实施本发明的技术概念的程度来详细地描述本发明。
将理解的是，本发明的实施例不限于附图中所示的细节，附图不一定按比例绘制，并且在一些情况下，可能已放大了比例以便更清楚地描绘本发明的某些特征。虽然使用了特定术语，但是应当理解，所使用的术语仅用于描述特定实施例，而不旨在限制本发明的范围。
将进一步理解的是，当一个元件被称为“连接至”或“联接至”另一元件时，它可以直接在其它元件上、连接至或联接至其它元件，或可存在一个或多个中间元件。另外，也将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有该元件或也可存在一个或多个中间元件。
短语“……和……中的至少一个”在本文中与项目列表一起使用时，表示列表中的单个项目或列表中项目的任何组合。例如，“A、B和C中的至少一个”是指仅有A或仅有B或仅有C，或A、B和C的任何组合。
本文所使用的术语“或”是指两种或更多种替代物中的任一种，但不是两者或其任何组合。
如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，它们指定阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的，术语“和/或”包括一个或多个相关的所列项目的任何一个和所有组合。
除非另有定义，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员基于本公开通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中定义的那些术语的术语应被理解为具有与其在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量的具体细节。可在没有一些或全部这些具体细节的情况下实施本发明。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。
还应注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有特别说明，否则结合一个实施例所描述的也被称为特征的元件可以单独使用或与另一实施例的其它元件组合使用。
在下文中，将参照附图详细描述本发明的各个实施例。
图1是示出根据本发明的实施例的数据存储装置10的框图。
数据存储装置10可被配置成响应于外部装置的写入请求，存储从外部装置提供的数据。此外，数据存储装置10可被配置成响应于外部装置的读取请求，将存储在其中的数据提供给外部装置。
数据存储装置10可被配置成个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体卡、记忆棒、各种多媒体卡(MMC、eMMC、RS-MMC和MMC-Micro)、安全数字(SD)卡(SD、迷你-SD、微型-SD)、通用闪存(UFS)、固态驱动器(SSD)等。
数据存储装置10可包括可操作地联接到第一存储器装置210和第二存储器装置220的控制器100。
控制器100可响应于从外部装置传输的写入请求将数据存储在第一存储器装置210和第二存储器装置220中，或者响应于从外部装置传输的读取请求来读取存储在第一存储器装置210和第二存储器装置220中的数据，并将所读取的数据输出到外部装置。
控制器100可通过使能信号线/EN、至少一个I/O信号线IO、时钟信号线CK和控制信号线CTR联接到第一存储器装置210和第二存储器装置220。时钟信号线CK可包括输入时钟信号线CKI和输出时钟信号线CKO。控制信号线CTR可包括命令锁存使能信号线CLE、地址锁存使能信号线ALE等。
在下文中，将描述控制器100通过上述信号线控制第一存储器装置210和第二存储器装置220的方法。控制器100可通过使能信号线/EN将使能信号传输到第一存储器装置210和第二存储器装置220，以启用第一存储器装置210和第二存储器装置220。
控制器100可通过I/O信号线IO将诸如命令、地址和数据的输入信号传输到第一存储器装置210和第二存储器装置220。此外，控制器100可通过I/O信号线IO从第一存储器装置210和第二存储器装置220接收诸如数据的输出信号。
控制器100可通过输入时钟信号线CKI将输入时钟信号传输到第一存储器装置210和第二存储器装置220，以便指定第一存储器装置210和第二存储器装置220将从I/O信号线IO接收输入信号的时序。此外，控制器100可通过输出时钟信号线CKO将输出时钟信号传输到第一存储器装置210和第二存储器装置220，以便指定第一存储器装置210和第二存储器装置220将输出信号传输到I/O信号线IO的时序。
控制器100可通过命令锁存使能信号线CLE将命令锁存使能信号传输到第一存储器装置210和第二存储器装置220，使得第一存储器装置210和第二存储器装置220将传输到I/O信号线IO的输入信号识别为命令。
控制器100可通过地址锁存使能信号线ALE将地址锁存使能信号传输到第一存储器装置210和第二存储器装置220，使得第一存储器装置210和第二存储器装置220将传输到I/O信号线IO的信号识别为地址。
也就是说，当响应于通过使能信号线/EN传输的使能信号启用第一存储器装置210和第二存储器装置220时，控制器100可通过I/O信号线IO、时钟信号线CK和控制信号线CTR来传输上述信号，以便控制第一存储器装置210和第二存储器装置220。
由于第一存储器装置210和第二存储器装置220共享使能信号线/EN，因此第一存储器装置210和第二存储器装置220可被同时启用。此外，因为第一存储器装置210和第二存储器装置220被同时启用，因此由于第一存储器装置210和第二存储器装置220共享相同的I/O信号线IO，所以需要第一存储器装置210和第二存储器装置220选择性地接收通过I/O信号线IO传输的输入信号。
根据本实施例，结合写入操作，控制器100可根据后文描述的方法来设置第一存储器装置210和第二存储器装置220，使得被同时启用的第一存储器装置210和第二存储器装置220不同时从I/O信号线IO接收输入信号，而是选择性地接收第一存储器装置210和第二存储器装置220各自应该接收的输入信号。
具体地，控制器100可设置第一存储器装置210和第二存储器装置220，使得第一存储器装置210响应于通过输入时钟信号线CKI传输的输入时钟信号的下降沿从I/O信号线IO接收输入信号，并且使得第二存储器装置220响应于通过输入时钟信号线CKI传输的输入时钟信号的上升沿从I/O信号线IO接收输入信号。因此，第一存储器装置210和第二存储器装置220可交替地分别在输入时钟信号的上升沿和下降沿从I/O信号线IO接收输入信号。
在上述同时启用模式下，控制器100可交替地使待提供给第一存储器装置210的输入信号和待提供给第二存储器装置200的输入信号与输入时钟信号的下降沿和上升沿对准，并且在输入时钟信号的下降沿和上升沿交替地将对准的输入信号传输到I/O信号线IO。
控制器100可交替地使待提供给第一存储器装置210的输入信号和待提供给第二存储器装置220的输入信号与输入时钟信号的边沿同步。输入时钟信号的边沿可对应于朝向第一存储器装置210和第二存储器装置220的不同方向。例如，控制器100可在输入时钟信号的下降沿同步待提供给第一存储器装置210的输入信号，并且在输入时钟信号的上升沿同步待提供给第二存储器装置220的输入信号。
控制器100可以以等于或小于输入时钟信号的半周期的周期，交替地将待提供给第一存储器装置210的输入信号和待提供给第二存储器装置220的输入信号传输到I/O信号线IO。
类似地，结合读取操作，控制器100可设置第一存储器装置210和第二存储器装置220，使得被同时启用的第一存储器装置210和第二存储器装置220不同时将输出信号传输到I/O信号线IO，而是以等于或小于输出时钟信号的半周期的周期交替地传输输出信号。具体地，控制器100可设置第一存储器装置210和第二存储器装置220，使得第一存储器装置210响应于通过输出时钟信号线CKO传输的输出时钟信号的下降沿将输出信号传输到I/O信号线IO，并且使得第二存储器装置220响应于通过输出时钟信号线CKO传输的输出时钟信号的上升沿将输出信号传输到I/O信号线IO。
以上述方式进行操作的第一存储器装置210和第二存储器装置220在下文中将被称为同时启用模式。控制器100可将同时启用模式设置命令传输到第一存储器装置210和第二存储器装置220，以便在同时启用模式下控制第一存储器装置210和第二存储器装置220。
在另一实施例中，控制器100可将等待模式设置命令传输到第一存储器装置210和第二存储器装置220中的任何一个，以便将对应的存储器装置控制为等待模式。等待模式是其中第一存储器装置和第二存储器装置中的一个存储器装置尽管已经通过使能信号线/EN接收到了使能信号，但其还是忽略通过I/O信号线IO、时钟信号线CK和控制信号线CTR传输的信号的模式。
因此，在第一存储器装置210和第二存储器装置220之间，两个存储器装置中的一个存储器装置在接收到等待模式设置命令而进入操作的等待模式时，尽管通过使能信号线/EN接收到了使能信号，但其还是可以忽略通过I/O信号线IO、时钟信号线CK和控制信号线CTR传输的信号。
在两个存储器装置中的一个存储器装置处于等待模式时，未处于等待模式的另一个存储器装置可以以与同时启用模式中基本相同的方式来操作。也就是说，在第一存储器装置210和第二存储器装置220之间，未处于等待模式的存储器装置可以响应于从输入时钟信号线CKI接收的输入时钟信号的边沿从I/O信号线IO接收输入信号，该边沿对应于特定的方向。此外，该存储器装置可响应于从输出时钟信号线CKO接收的输出时钟信号的边沿将输出信号传输到I/O信号线IO，该边沿对应于特定的方向。
简而言之，为了交替地操作第一存储器装置210和第二存储器装置220，控制器100可将第一存储器装置210和第二存储器装置220中的一个设置为等待模式。然后，为了取消等待模式，控制器100可将同时启用模式设置命令传输到处于等待模式的存储器装置组。
在另一实施例中，控制器100可改变设置，使得第一存储器装置210和第二存储器装置220中的每一个将响应输入时钟信号和输出时钟信号的边沿，该边沿对应于特定的方向。例如，控制器100可将其中第一存储器装置210响应输入时钟信号的下降沿的设置改变为第一存储器装置210响应输入时钟信号的上升沿的设置。
在另一实施例中，控制器100可将第一存储器装置210和第二存储器装置220中的每一个设置成响应输入时钟信号和输出时钟信号的具有不同方向的边沿。例如，控制器100可将第一存储器装置210设置成响应输入时钟信号的下降沿及输出时钟信号的上升沿，同时，控制器100可将第二存储器装置220设置成响应输入时钟信号的上升沿及输出时钟信号的下降沿。
在实施例中，当第一存储器装置210和第二存储器装置220需要执行相同类型的操作时，控制器100可在同时启用模式下操作。例如，当对第一存储器装置210和第二存储器装置220两者执行写入操作时，或者当对第一存储器装置210和第二存储器装置220两者执行读取操作时，控制器100可在同时启用模式下操作。
在实施例中，在同时启用模式下，根据控制器100的控制，第一存储器装置210和第二存储器装置220可存储从控制器100传输的数据或者读取存储在其中的数据并将所读取的数据传输到控制器100。第一存储器装置210和第二存储器装置220可响应于通过使能信号线/EN接收的使能信号被同时启用。在被同时启用之后，第一存储器装置210和第二存储器装置220可在同时启用模式下响应于从I/O信号线IO、时钟信号线CK和控制信号线CTR接收的信号执行内部操作。
例如，根据控制器100的设置，第一存储器装置210和第二存储器装置220可被配置成响应于从输入时钟信号线CKI接收的输入时钟信号的边沿从I/O信号线IO接收输入信号，其中边沿分别对应于不同的方向。
作为另一示例，根据控制器100的设置，第一存储器装置210和第二存储器装置220可被配置成响应于从输出时钟信号线CKO接收的输出时钟信号的边沿将输出信号传输到I/O信号线IO，其中边沿分别对应于不同的方向。当在同时启用模式下操作时，第一存储器装置210和第二存储器装置220可不同时地将输出信号传输到I/O信号线IO，而是可以以等于或小于输出时钟信号的半周期的周期交替地传输输出信号。
根据实施例，第一存储器装置210可包括第一缓冲器211，第二存储器装置220可包括第二缓冲器221。第一缓冲器211和第二缓冲器221中的每一个可响应于从输入时钟信号线CKI接收的输入时钟信号，缓冲从I/O信号线IO接收的输入信号，然后可缓冲接收的输入信号以便使被缓冲的信号与第一存储器装置210和第二存储器装置220之间的对应的存储器装置的内部时钟信号同步，然后可将被同步的信号传输到对应的存储器装置的内部电路。第一缓冲器211和第二缓冲器221中的每一个可被配置成响应于从输入时钟信号线CKI接收的输入时钟信号的边沿，从I/O信号线IO接收输入信号，其中边沿对应于特定的方向。此外，第一缓冲器211和第二缓冲器221中的每一个可被配置成响应于从输出时钟信号线CKO接收的输出时钟信号的边沿，将输出信号传输到I/O信号线IO，其中边沿对应于特定的方向。
第一存储器装置210和第二存储器装置220中的每一个可包括非易失性存储器装置或易失性存储器装置。非易失性存储器装置可包括诸如NAND闪存或NOR闪存的闪速存储器装置、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁性随机存取存储器(MRAM)或电阻式随机存取存储器(ReRAM)。易失性存储器装置可包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
图1示出数据存储装置10包括两个存储器装置或第一存储器装置210和第二存储器装置220，但是包括在数据存储装置10中的存储器装置的数量不限于此。在另一实施例中，数据存储装置10可包括多对存储器装置，例如，共享多条信号线的第一存储器装置210和第二存储器装置220。
图2是示出在同时启用模式下，控制器100向第一存储器装置210和第二存储器装置220传输的信号的时序的波形图。
更具体地，图2示出了当对第一存储器装置210和第二存储器装置220执行写入操作时，控制器100通过信号线/EN、CLE、ALE、CKI和IO向第一存储器装置210和第二存储器装置220传输的信号的时序。
例如，通过使能信号线/EN传输的使能信号可为逻辑高电平时禁用或逻辑低电平时启用。例如，传输到命令锁存使能信号线CLE的命令锁存使能信号和传输到地址锁存使能信号线ALE的地址锁存使能信号可为逻辑低电平时禁用或为逻辑高电平时启用。初始阶段的时钟信号可保持在逻辑高电平。然而，在另一实施例中，时钟信号可保持在逻辑低电平。作为示例，图2描述了其中控制器100将第一存储器装置210设置成响应输入时钟信号的下降沿并且将第二存储器装置220设置成响应输入时钟信号的上升沿的实施例。
参照图2，控制器100可在区段T1中通过使能信号线/EN传输使能信号。响应于使能信号，第一存储器装置210和第二存储器装置220可被同时启用。例如，可启用使能信号直至第一存储器装置210和第二存储器装置220的写入操作结束。
在区段T2中，控制器100可通过命令锁存使能信号线CLE传输命令锁存使能信号，使得第一存储器装置210和第二存储器装置220将待通过I/O信号线IO传输的输入信号识别为命令。然后，控制器100可将输入时钟信号传输到输入时钟信号线CKI，并将与输入时钟信号同步的写入命令WC1和WC2传输到I/O信号线IO。
具体地，控制器100可使待提供给第一存储器装置210的写入命令WC1与输入时钟信号的下降沿同步，并且使待提供给第二存储器装置220的写入命令WC2与输入时钟信号的上升沿同步。第一存储器装置210可响应于输入时钟信号的下降沿从I/O信号线IO接收写入命令WC1，并且第二存储器装置220可响应于输入时钟信号的上升沿从I/O信号线IO接收写入命令WC2。
在区段T3中，控制器100可禁用命令锁存使能信号，并通过地址锁存使能信号线ALE传输被启用的地址锁存使能信号，使得第一存储器装置210和第二存储器装置220将待通过I/O信号线IO传输的信号识别为地址。控制器100可将与输入时钟信号同步的地址A11至A22传输到I/O信号线IO。
具体地，控制器100可使待提供给第一存储器装置210的地址A11和A12与输入时钟信号的下降沿同步，并且使待提供给第二存储器装置220的地址A21和A22与输入时钟信号的上升沿同步。第一存储器装置210可响应于输入时钟信号的下降沿从I/O信号线IO接收地址A11和A12，并且第二存储器装置220可响应于输入时钟信号的上升沿从I/O信号线IO接收地址A21和A22。
在区段T4中，控制器100可保持命令锁存使能信号被禁用，并且可禁用地址锁存使能信号，使得第一存储器装置210和第二存储器装置220可将通过I/O信号线传输的输入信号识别为数据。控制器100可将与输入时钟信号同步的数据D11至D23传输到I/O信号线IO。具体地，控制器100可使待提供给第一存储器装置210的数据D11至D13与输入时钟信号的下降沿同步，并且使待提供给第二存储器装置220的数据D21至D23与输入时钟信号的上升沿同步。第一存储器装置210可响应于输入时钟信号的下降沿从I/O信号线IO接收数据D11至D13，第二存储器装置220可响应于输入时钟信号的上升沿从I/O信号线IO接收数据D21至D23。
图3是示出在同时启用模式下，控制器100与第一存储器装置210和第二存储器装置220交换的信号的时序的波形图。
更具体地，图3示出了当对第一存储器装置210和第二存储器装置220执行读取操作时，控制器100通过信号线/EN、CLE、ALE、CKO和IO与第一存储器装置210和第二存储器装置220交换的信号。图3基于控制器100将第一存储器装置210设置成响应输入时钟信号的下降沿并且将第二存储器装置220设置成响应输入时钟信号的上升沿的假定进行描述。
参照图3，在区段T11中，控制器100可通过使能信号线/EN传输使能信号。响应于使能信号，第一存储器装置210和第二存储器装置220可被同时启用。可启用使能信号直到第一存储器装置210和第二存储器装置220的读取操作结束。
在区段T12中，控制器100可通过命令锁存使能信号线CLE传输命令锁存使能信号，使得第一存储器装置210和第二存储器装置220将待通过I/O信号线IO传输的输入信号识别为命令。然后，控制器100可将输入时钟信号传输到输入时钟信号线CKI，并将与输入时钟信号同步的读取命令RC1和RC2传输到I/O信号线IO。
具体地，控制器100可使待提供给第一存储器装置210的读取命令RC1与输入时钟信号的下降沿同步，并且使待提供给第二存储器装置220的读取命令RC2与输入时钟信号的上升沿同步。第一存储器装置210可响应于输入时钟信号的下降沿从I/O信号线IO接收读取命令RC1，并且第二存储器装置220可响应于输入时钟信号的上升沿从I/O信号线IO接收读取命令RC2。
在区段T13中，控制器100可禁用命令锁存使能信号，并可通过地址锁存使能信号线ALE传输地址锁存使能信号，使得第一存储器装置210和第二存储器装置220将待通过I/O信号线IO传输的输入信号识别为地址。控制器100可将与输入时钟信号同步的地址A11至A22传输到I/O信号线IO。
具体地，控制器100可使待提供给第一存储器装置210的地址A11和A12与输入时钟信号的下降沿同步，并且使待提供给第二存储器装置220的地址A21和A22与输入时钟信号的上升沿同步。第一存储器装置210可响应于输入时钟信号的下降沿从I/O信号线IO接收地址A11和A12，并且第二存储器装置220可响应于输入时钟信号的上升沿从I/O信号线IO接收地址A21和A22。
在区段T14中，控制器100可保持命令锁存使能信号被禁用并且禁用地址锁存使能信号，使得第一存储器装置210和第二存储器装置220响应于读取命令RC1和RC2执行读取操作。
在区段T15中，控制器100可将输出时钟信号传输到输出时钟信号线CKO。第一存储器装置210和第二存储器装置220可将与输出时钟信号同步的数据D11至D22传输到I/O信号线IO。具体地，第一存储器装置210可将待传输到控制器100的数据D11和D12与输出时钟信号的下降沿同步，第二存储器装置220可将待传输到控制器100的数据D21和D22与输出时钟信号的上升沿同步。
图4A和图4B是用于描述图1的第一缓冲器211的操作的简图。参照图4A和图4B仅描述了第一缓冲器211的操作，然而，应注意的是，第二缓冲器221以与第一缓冲器211基本相同的方式操作。
参照图4A，第一缓冲器211可响应于从输入时钟信号线CKI接收的输入时钟信号的下降沿从I/O信号线IO接收输入信号。此时，输入时钟信号的周期IP可比第一存储器装置210的内部时钟信号ICK的周期MP短。因此，第一缓冲器211可缓冲从I/O信号线IO接收的输入信号，以便使所缓冲的信号与内部时钟信号ICK同步，并且将被同步的信号输出到第一存储器装置210的内部电路212。例如，第一缓冲器211可在内部时钟信号ICK的下降沿将被同步的信号输出到内部电路212。
在另一实施例中，当从输入时钟信号线CKI接收的输入时钟信号的周期IP等于内部时钟信号ICK的周期MP时，第一缓冲器211不需要缓冲从I/O信号线IO接收的输入信号，而是可以将输入信号传输到内部电路212。
参照图4B，第一缓冲器211可响应于从输出时钟信号线CKO接收的输出时钟信号的下降沿将输出信号传输到I/O信号线IO。此时，输出时钟信号的周期OP可比第一存储器装置210的内部时钟信号ICK的周期MP短。因此，第一缓冲器211可以以内部时钟信号ICK的周期MP从内部电路212接收内部信号，并且以输出时钟信号的周期OP将内部信号传输到I/O信号线IO。
在另一实施例中，当从输出时钟信号线CKO接收的输出时钟信号的周期OP等于内部时钟信号ICK的周期MP时，第一缓冲器211可不缓冲从内部电路212接收的内部信号，而是将内部信号传输到I/O信号线IO。
根据本实施例，因为控制器100可同时启用第一存储器装置210和第二存储器装置220，并且在同时启用模式下执行诸如写入操作、读取操作等的操作，所以可以提高操作速度。
虽然以上已经描述了各个实施例，但是本领域技术人员将理解的是，本文所描述的实施例仅是本发明的示例。因此，本文所描述的数据存储装置及其操作方法不应限于所描述的实施例。对于本发明所属领域的技术人员将显而易见的是，在不脱离如所附权利要求中所限定的本发明的实质和范围的情况下，可进行各种改变和修改。

Claims (20)

1.一种数据存储装置，其包括：
第一存储器装置和第二存储器装置，其适于共享输入时钟信号线和至少一个I/O信号线；以及
控制器，其适于同时启用所述第一存储器装置和所述第二存储器装置，并且通过将输入时钟信号传输到所述输入时钟信号线并将与所述输入时钟信号同步的输入信号传输到所述I/O信号线来控制所述第一存储器装置和所述第二存储器装置。
2.根据权利要求1所述的数据存储装置，
其中所述第一存储器装置和所述第二存储器装置进一步共享使能信号线，并且
其中所述控制器通过将使能信号传输到所述使能信号线来同时启用所述第一存储器装置和所述第二存储器装置。
3.根据权利要求1所述的数据存储装置，其中所述第一存储器装置和所述第二存储器装置响应于所述输入时钟信号的不同方向的边沿从所述I/O信号线接收所述输入信号。
4.根据权利要求1所述的数据存储装置，其中所述控制器交替地使待提供给所述第一存储器装置的输入信号和待提供给所述第二存储器装置的输入信号与所述输入时钟信号的不同边沿同步。
5.根据权利要求1所述的数据存储装置，其中所述控制器设置所述第一存储器装置和所述第二存储器装置，使得所述第一存储器装置响应于所述输入时钟信号的第一方向边沿从所述I/O信号线接收所述输入信号，并且所述第二存储器装置响应于所述输入时钟信号的第二方向边沿从所述I/O信号线接收所述输入信号。
6.根据权利要求1所述的数据存储装置，
其中所述第一存储器装置包括第一缓冲器，所述第二存储器装置包括第二缓冲器，并且
其中所述第一缓冲器和所述第二缓冲器中的每一个响应于所述输入时钟信号选择性地从所述I/O信号线接收所述输入信号，并且缓冲被接收的输入信号以使被接收的输入信号与内部时钟信号同步。
7.根据权利要求1所述的数据存储装置，其中所述第一存储器装置和所述第二存储器装置进一步共享输出时钟信号线，通过所述输出时钟信号线从所述控制器接收输出时钟信号，并且通过所述I/O信号线将与所述输出时钟信号同步的输出信号传输到所述控制器。
8.根据权利要求7所述的数据存储装置，其中所述第一存储器装置和所述第二存储器装置响应于所述输出时钟信号的不同方向的边沿，将所述输出信号传输到所述I/O信号线。
9.根据权利要求7所述的数据存储装置，其中所述控制器设置所述第一存储器装置和所述第二存储器装置，使得所述第一存储器装置响应于所述输出时钟信号的第一方向边沿将所述输出信号传输到所述I/O信号线，并且所述第二存储器装置响应于所述输出时钟信号的第二方向边沿将所述输出信号传输到所述I/O信号线。
10.一种数据存储装置，其包括：
第一存储器装置和第二存储器装置，其适于共享使能信号线、输入时钟信号线和至少一个I/O信号线；以及
控制器，其适于在将使能信号传输到所述使能信号线之后，将输入时钟信号传输到所述输入时钟信号线，并且将与所述输入时钟信号同步的输入信号传输到所述I/O信号线，
其中所述第一存储器装置和所述第二存储器装置选择性地从所述I/O信号线接收所述输入信号。
11.根据权利要求10所述的数据存储装置，其中响应于所述使能信号，所述第一存储器装置和所述第二存储器装置同时被启用。
12.根据权利要求10所述的数据存储装置，其中所述第一存储器装置和所述第二存储器装置响应于所述输入时钟信号的不同方向的边沿从所述I/O信号线接收所述输入信号。
13.根据权利要求10所述的数据存储装置，其中所述控制器交替地使待提供给所述第一存储器装置的输入信号和待提供给所述第二存储器装置的输入信号与所述输入时钟信号的边沿同步。
14.根据权利要求10所述的数据存储装置，其中所述控制器设置所述第一存储器装置和所述第二存储器装置，使得所述第一存储器装置响应于所述输入时钟信号的第一方向边沿从所述I/O信号线接收所述输入信号，并且所述第二存储器装置响应于所述输入时钟信号的第二方向边沿从所述I/O信号线接收所述输入信号。
15.根据权利要求10所述的数据存储装置，
其中所述第一存储器装置包括第一缓冲器，所述第二存储器装置包括第二缓冲器，并且
其中所述第一缓冲器和所述第二缓冲器中的每一个响应于所述输入时钟信号选择性地从所述I/O信号线接收所述输入信号，并且缓冲被接收的输入信号以与内部时钟信号同步。
16.根据权利要求10所述的数据存储装置，其中所述第一存储器装置和所述第二存储器装置进一步共享输出时钟信号线，通过所述输出时钟信号线从所述控制器接收输出时钟信号，并且通过所述I/O信号线将与所述输出时钟信号同步的输出信号传输到所述控制器。
17.根据权利要求16所述的数据存储装置，其中所述第一存储器装置和所述第二存储器装置响应于所述输出时钟信号的不同方向的边沿，将所述输出信号传输到所述I/O信号线。
18.根据权利要求16所述的数据存储装置，其中所述控制器设置所述第一存储器装置和所述第二存储器装置，使得所述第一存储器装置响应于所述输出时钟信号的第一方向边沿将所述输出信号传输到所述I/O信号线，并且所述第二存储器装置响应于所述输出时钟信号的第二方向边沿将所述输出信号传输到所述I/O信号线。
19.一种数据存储装置，其包括：
第一存储器装置和第二存储器装置，其适于共享输出时钟信号线和至少一个I/O信号线；以及
控制器，其适于同时启用所述第一存储器装置和所述第二存储器装置，并且通过将输出时钟信号传输到所述输出时钟信号线来控制所述第一存储器装置和所述第二存储器装置，
其中所述第一存储器装置和所述第二存储器装置响应于所述输出时钟信号的不同方向的边沿，通过所述I/O信号线将输出信号传输到所述控制器。
20.根据权利要求19所述的数据存储装置，其中所述控制器设置所述第一存储器装置和所述第二存储器装置，使得所述第一存储器装置响应于所述输出时钟信号的第一方向边沿将所述输出信号传输到所述I/O信号线，并且所述第二存储器装置响应于所述输出时钟信号的第二方向边沿将所述输出信号传输到所述I/O信号线。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114115439A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115441A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10984093B2 (en) * 2018-04-30 2021-04-20 Western Digital Technologies, Inc. Memory and controller mutual secure channel association
US10635357B2 (en) * 2018-07-03 2020-04-28 Nvidia Corporation Method for overlapping memory accesses
KR102649213B1 (ko) * 2018-11-23 2024-03-21 삼성전자주식회사 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치
KR102263043B1 (ko) * 2019-08-07 2021-06-09 삼성전자주식회사 비휘발성 메모리 장치, 컨트롤러 및 메모리 시스템
CN114115440B (zh) 2020-08-26 2023-09-12 长鑫存储技术有限公司 存储器
CN114115437B (zh) 2020-08-26 2023-09-26 长鑫存储技术有限公司 存储器
US11901039B2 (en) * 2021-12-20 2024-02-13 Micron Technology, Inc. Multiple differential write clock signals with different phases

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070260841A1 (en) * 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
CN101124552A (zh) * 2004-09-27 2008-02-13 西格马特尔公司 用于存储数据的***和方法
CN101174461A (zh) * 2006-10-03 2008-05-07 三星电子株式会社 多芯片闪存器件及其复录方法
CN101960436A (zh) * 2008-02-29 2011-01-26 高通股份有限公司 针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构
US20110264851A1 (en) * 2006-12-07 2011-10-27 Tae-Keun Jeon Memory system and data transmitting method thereof
US20120311371A1 (en) * 2010-02-23 2012-12-06 Ian Shaeffer Time multiplexing at different rates to access different memory types
CN103106155A (zh) * 2011-11-10 2013-05-15 群联电子股份有限公司 存储器储存装置、存储器控制器与其数据传输方法
US20150254192A1 (en) * 2012-12-06 2015-09-10 Rambus Inc. Local Internal Discovery and Configuration of Individually Selected and Jointly Selected Devices
US20160011813A1 (en) * 2014-07-09 2016-01-14 Sandisk Enterprise Ip Llc Atomic Non-Volatile Memory Data Transfer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002245778A (ja) 2001-02-16 2002-08-30 Fujitsu Ltd 半導体装置
KR100609623B1 (ko) * 2005-02-16 2006-08-08 삼성전자주식회사 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101124552A (zh) * 2004-09-27 2008-02-13 西格马特尔公司 用于存储数据的***和方法
US20070260841A1 (en) * 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
CN101174461A (zh) * 2006-10-03 2008-05-07 三星电子株式会社 多芯片闪存器件及其复录方法
US20110264851A1 (en) * 2006-12-07 2011-10-27 Tae-Keun Jeon Memory system and data transmitting method thereof
CN101960436A (zh) * 2008-02-29 2011-01-26 高通股份有限公司 针对地址/控制信号使用双倍数据速率方案的具有减少的接口引脚需要的双通道存储器架构
US20120311371A1 (en) * 2010-02-23 2012-12-06 Ian Shaeffer Time multiplexing at different rates to access different memory types
CN103106155A (zh) * 2011-11-10 2013-05-15 群联电子股份有限公司 存储器储存装置、存储器控制器与其数据传输方法
US20150254192A1 (en) * 2012-12-06 2015-09-10 Rambus Inc. Local Internal Discovery and Configuration of Individually Selected and Jointly Selected Devices
US20160011813A1 (en) * 2014-07-09 2016-01-14 Sandisk Enterprise Ip Llc Atomic Non-Volatile Memory Data Transfer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114115439A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115441A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
CN114115441B (zh) * 2020-08-26 2024-05-17 长鑫存储技术有限公司 存储器

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