CN108646837A - 一种用于低压差线性稳压器的瞬态响应改善电路 - Google Patents

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Abstract

本发明公开了一种用于低压差线性稳压器的瞬态响应改善电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4，第五PMOS管Mp；第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5；第一电阻R1、第二电阻R2、第三电阻RL；第一电容CL；第一电压Vn1、第二电压Vn2、第三电压Vpu、第四电压Vpd；第一电流I1、第二电流I2、第三电流I3、第四电流I4；第一输入电压Vin；第一输出电压Vout；第一地GND。本发明改善了LDO的瞬态响应，根据电路状态，自动减小过冲和下冲。本发明晶体管工作在截止区稳定状态，可以有效降低静态电流、提高电源效率。本发明采用普通电子器件，电路简单，成本低。

Description

一种用于低压差线性稳压器的瞬态响应改善电路
技术领域
本发明涉及一种用于低压差线性稳压器的瞬态响应改善电路，属于稳压器改善电路技术领域。
背景技术
目前，由于低压差线性稳压器（LDO）具有成本低、电路简单、静态电流小、低噪声等优点，在集成电路中得到了广泛的应用。在实际应用中， LDO存在瞬态响应较慢，输出电压存在较大过冲和下冲，静态电流较大，使得功耗增加，效率降低等问题。
针对这些问题，本专利设计一种用于低压差线性稳压器（LDO）的瞬态响应改善电路，改善LDO瞬态响应，减小过冲和下冲，降低静态电流，提高电源效率。
发明内容
目的：为了克服现有技术中存在的不足，本发明提供一种用于低压差线性稳压器的瞬态响应改善电路，改善LDO瞬态响应，减小过冲和下冲，降低静态电流，提高电源效率。
技术方案：为解决上述技术问题，本发明采用的技术方案为：
一种用于低压差线性稳压器的瞬态响应改善电路，包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4，第五PMOS管Mp；第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5；第一电阻R1、第二电阻R2、第三电阻RL；第一电容CL；所述第一PMOS管P1的栅极与第二PMOS管P2的栅极相连；第一PMOS管P1的漏极分别与第二PMOS管P2的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管Mp的漏极相连后接入第一输入电压Vin；第一PMOS管P1的源极分别与第三PMOS管P3的栅极、第四PMOS管P4的栅极、第一NMOS管N1的漏极、第四NMOS管N4的栅极相连；第二PMOS管P2的源极分别与第二NMOS管N2的漏极和第三NMOS管N3的栅极相连；第三PMOS管P3的栅极分别经第一PMOS管P1的源极与第一NMOS管N1的漏极相连、经第四PMOS管P4的栅极与第四NMOS管N4的栅极相连；第三PMOS管P3的源极分别与第三NMOS管N3的漏极、第五PMOS管Mp的栅极相连；第四PMOS管P4的源极分别与第四NMOS管N4的漏极和第五NMOS管N5的栅极相连；第五PMOS管Mp的栅极分别与第三NMOS管N3的漏极、第三PMOS管P3的源极相连；第五PMOS管Mp的源极分别与第五NMOS管N5的漏极、第一电阻R1的一端、第一电容CL的一端和第三电阻RL的一端相连，第一电阻R1另一端与第二电阻R2相串联。
所述第一NMOS管N1的栅极分别与第二NMOS管N2的栅极相连；第一NMOS管N1的源极分别与第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第二电阻R2的另一端、第一电容CL的另一端、第三电阻RL的另一端相连后接入第一地GND；第二NMOS管N2的漏极分别与第二PMOS管P2的源极和第三NMOS管N3的栅极相连；第三NMOS管N3的漏极分别与第三PMOS管P3的源极、第五PMOS管Mp的栅极相连；第四NMOS管N4的栅极分别与第一PMOS管P1的源极、第三PMOS管P3的栅极、第一NMOS管N1的漏极和第四PMOS管P4的栅极相连；第四NMOS管N4的漏极分别与第四PMOS管P4的源极和第五NMOS管N5的栅极相连；第五NMOS管N5的栅极分别第四NMOS管N4的漏极与第四PMOS管P4的源极相连；第五NMOS管N5的漏极分别与第五PMOS管Mp的源极、第一电阻R1的一端、第一电容CL的一端和第三电阻RL的一端相连。
作为优选方案，第一PMOS管P1的宽/长尺寸为6µm/0.4µm，第二PMOS管P2的宽/长尺寸为3µm/0.4µm，第三PMOS管P3的宽/长尺寸为4µm/0.4µm，第四PMOS管P4的宽/长尺寸为2.4µm/0.4µm，第五PMOS管Mp的宽/长尺寸为10mm/0.4µm。
作为优选方案，第一NMOS管N1的宽/长尺寸为0.6µm/0.4µm，第二NMOS管N2的宽/长尺寸为1.2µm/0.4µm，第三NMOS管N3的宽/长尺寸为1.2µm/0.4µm，第四NMOS管N4的宽/长尺寸为1.2µm/0.4µm，第五NMOS管N5的宽/长尺寸为10µm/0.4µm。
作为优选方案，第一电阻R1阻值为1MΩ、第二电阻R2阻值为1MΩ、第三电阻RL阻值为6.3kΩ。
作为优选方案，第一电容CL的容值为100pF。
有益效果：本发明提供的一种用于低压差线性稳压器的瞬态响应改善电路，其优点如下：
1.本发明改善了LDO的瞬态响应，根据电路状态，自动减小过冲和下冲。
2.本发明晶体管工作在截止区稳定状态，可以有效降低静态电流、提高电源效率。
3.本发明采用普通电子器件，电路简单，成本低。
附图说明
图1为本发明的电路结构示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示，一种用于低压差线性稳压器的瞬态响应改善电路，包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4，第五PMOS管Mp；第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5；第一电阻R1、第二电阻R2、第三电阻RL；第一电容CL；所述第一PMOS管P1的栅极与第二PMOS管P2的栅极相连；第一PMOS管P1的漏极分别与第二PMOS管P2的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管Mp的漏极相连后接入第一输入电压Vin；第一PMOS管P1的源极分别与第三PMOS管P3的栅极、第四PMOS管P4的栅极、第一NMOS管N1的漏极、第四NMOS管N4的栅极相连；第二PMOS管P2的栅极与第一PMOS管P1的栅极相连；第二PMOS管P2的漏极分别与第一PMOS管P1的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管Mp的漏极相连；第二PMOS管P2的源极分别与第二NMOS管N2的漏极和第三NMOS管N3的栅极相连。第三PMOS管P3的栅极分别与第一PMOS管P1的源极、第四PMOS管P4的栅极、第一NMOS管N1的漏极、第四NMOS管N4的栅极相连；第三PMOS管P3的漏极分别与第一PMOS管P1的漏极、第二PMOS管P2的漏极、第四PMOS管P4的漏极、第五PMOS管Mp的漏极相连；第三PMOS管P3的源极分别与第三NMOS管N3的漏极、第五PMOS管Mp的栅极相连。第四PMOS管P4的栅极分别与第一PMOS管P1的源极、第三PMOS管P3的栅极、第一NMOS管N1的漏极、第四NMOS管N4的栅极相连；第四PMOS管P4的漏极分别与第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的漏极、第五PMOS管Mp的漏极相连；第四PMOS管P4的源极分别与第四NMOS管N4的漏极和第五NMOS管N5的栅极相连。第五PMOS管Mp的栅极分别与第三NMOS管N3的漏极、第三PMOS管P3的源极相连；第五PMOS管Mp的漏极分别与第二PMOS管P2的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第一PMOS管P1的漏极相连；第五PMOS管Mp的源极分别与第五NMOS管N5的漏极、第一电阻R1的一端、第一电容CL的一端和第三电阻RL的一端相连。
所述第一NMOS管N1的栅极分别与第二NMOS管N2的栅极相连；第一NMOS管N1的漏极分别与第一PMOS管P1的源极、第三PMOS管P3的栅极、第四PMOS管P4的栅极、第四NMOS管N4的栅极相连；第一NMOS管N1的源极分别与第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第二电阻R2的一端、第一电容CL的一端、第三电阻RL的一端和第一地GND相连。第二NMOS管N2的栅极与第一NMOS管N1的栅极相连；第二NMOS管N2的漏极分别与第二PMOS管P2的源极和第三NMOS管N3的栅极相连；第二NMOS管N2的源极分别与第一NMOS管N1的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第二电阻R2的一端、第一电容CL的一端、第三电阻RL的一端和第一地GND相连。第三NMOS管N3的栅极分别与第二PMOS管P2的源极和第二NMOS管N2的漏极相连；第三NMOS管N3的漏极分别与第三PMOS管P3的源极、第五PMOS管Mp的栅极相连；第三NMOS管N3的源极分别与第一NMOS管N1的源极、第二NMOS管N2的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第二电阻R2的一端、第一电容CL的一端、第三电阻RL的一端和第一地GND相连。第四NMOS管N4的栅极分别与第一PMOS管P1的源极、第三PMOS管P3的栅极、第一NMOS管N1的漏极和第四PMOS管P4的栅极相连；第四NMOS管N4的漏极分别与第四PMOS管P4的源极和第五NMOS管N5的栅极相连；第四NMOS管N4的源极分别与第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极、第五NMOS管N5的源极、第二电阻R2的一端、第一电容CL的一端、第三电阻RL的一端和第一地GND相连。第五NMOS管N5的栅极分别第四NMOS管N4的漏极与第四PMOS管P4的源极相连；第五NMOS管N5的漏极分别与第五PMOS管Mp的源极、第一电阻R1的一端、第一电容CL的一端和第三电阻RL的一端相连；第五NMOS管N5的源极分别与第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第二电阻R2的一端、第一电容CL的一端、第三电阻RL的一端和第一地GND相连。
所述第一电阻R1的一端分别与第五PMOS管Mp的源极、第五NMOS管N5的漏极、第一电容CL的一端和第三电阻RL的一端相连；第一电阻R1的另一端与第二电阻R2的一端相连。第二电阻R2的一端与第一电阻R1相连；第二电阻R2的另一端分别与第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第一电容CL的一端、第三电阻RL的一端和第一地GND相连。第一电容CL的一端分别与第五PMOS管Mp的源极、第五NMOS管N5的漏极、第一电阻R1的一端和第三电阻RL的一端相连；第一电容CL的另一端分别与第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第二电阻R2的另一端、第三电阻RL的一端和第一地GND相连。第三电阻RL的一端相连分别与第五PMOS管Mp的源极、第五NMOS管N5的漏极、第一电容CL的一端和第一电阻R1的一端相连；第三电阻RL的另一端分别与第一NMOS管N1的源极、第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第二电阻R2的另一端、第一电容CL的一端和第一地GND相连。
实施例1：
使用时，将本发明电路与低压差线性稳压器（LDO）的两级误差放大器相连接，将本发明电路的输出电压Vout，作为低压差线性稳压器输出电压。输出电压Vout经过第一电阻R1和第二电阻R2电阻分压，得到反馈电压Vf接入两级误差放大器的正相输入端，两级误差放大器的反相输入端接入650mv参考电压Vref，两级误差放大器的第一级输出端与第一NMOS管N1的栅极相连，两级误差放大器的第二级输出端与第一PMOS管P1的栅极相连，两级误差放大器的第三级输出端与第五PMOS管Mp的栅极相连。
第一电压Vn1和第二电压Vn2由LDO中的两级误差放大器提供，第三电压Vpu为第一PMOS管P1源极和第一NMOS管N1漏极连接处电压，第四电压Vpd为第二PMOS管P2源极和第二NMOS管21漏极连接处电压；第一电流I1为第一PMOS管P1源极电流，第二电流I2为第一NMOS管N1漏极电流，第三电流I3为第二PMOS管P2源极电流，第四电流I4为第二NMOS管N2漏极电；第一输入电压Vin为输入电压；第一输出电压Vout为输出电压；第一地GND为0电压。
当LDO电路处于稳定状态，第三PMOS管P3和第三NMOS管N3处于截止状态，无静态电流，降低功耗，提高电源效率。
当LDO电路处于过冲状态，第一输出电压Vout上升，第一电压Vn1和第二电压Vn2也上升，导致第二电流I2和第四电流I4的电流值大于第一电流I1和第三电流I3的电流值，第三电压Vpu和第四电压Vpd电压值接近第一地GND的0电压值，此时，第三PMOS管P3导通，第三NMOS管N3截止，第三PMOS管P3为第五PMOS管Mp栅端充电，增大栅端电流，继而使第五PMOS管工作于截止区，第一输出电压Vout下降，减小过冲。同时，第三电压Vpu通过由第四PMOS管P4和第四NMOS管N4组成的逆变器，使第五NMOS管N5导通，给第一输出电容CL放电，减小过冲，改善电路瞬态响应，提高电路稳定性。
当LDO电路处于下冲状态时，第一输出电压Vout下降，第一电压Vn1和第二电压Vn2也下降，导致第一电流I1和第三电流I3的电流值大于第二电流I2和第四电流I4的电流值，第三电压Vpu和第四电压Vpd电压值接近输入电压Vin，此时，第三NMOS管N3导通，第三PMOS管P3截止，第三NMOS管N3为第五PMOS管Mp的栅极放电，增加晶体管电流，输出电压上升，减小下冲，改善电路瞬态响应，提高电路稳定性。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种用于低压差线性稳压器的瞬态响应改善电路，包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4，第五PMOS管Mp；第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5；第一电阻R1、第二电阻R2、第三电阻RL；第一电容CL；其特征在于：所述第一PMOS管P1的栅极与第二PMOS管P2的栅极相连；第一PMOS管P1的漏极分别与第二PMOS管P2的漏极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第五PMOS管Mp的漏极相连后接入第一输入电压Vin；第一PMOS管P1的源极分别与第三PMOS管P3的栅极、第四PMOS管P4的栅极、第一NMOS管N1的漏极、第四NMOS管N4的栅极相连；第二PMOS管P2的源极分别与第二NMOS管N2的漏极和第三NMOS管N3的栅极相连；第三PMOS管P3的栅极分别经第一PMOS管P1的源极与第一NMOS管N1的漏极相连、经第四PMOS管P4的栅极与第四NMOS管N4的栅极相连；第三PMOS管P3的源极分别与第三NMOS管N3的漏极、第五PMOS管Mp的栅极相连；第四PMOS管P4的源极分别与第四NMOS管N4的漏极和第五NMOS管N5的栅极相连；第五PMOS管Mp的栅极分别与第三NMOS管N3的漏极、第三PMOS管P3的源极相连；第五PMOS管Mp的源极分别与第五NMOS管N5的漏极、第一电阻R1的一端、第一电容CL的一端和第三电阻RL的一端相连，第一电阻R1另一端与第二电阻R2相串联；
所述第一NMOS管N1的栅极分别与第二NMOS管N2的栅极相连；第一NMOS管N1的源极分别与第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第二电阻R2的另一端、第一电容CL的另一端、第三电阻RL的另一端相连后接入第一地GND；第二NMOS管N2的漏极分别与第二PMOS管P2的源极和第三NMOS管N3的栅极相连；第三NMOS管N3的漏极分别与第三PMOS管P3的源极、第五PMOS管Mp的栅极相连；第四NMOS管N4的栅极分别与第一PMOS管P1的源极、第三PMOS管P3的栅极、第一NMOS管N1的漏极和第四PMOS管P4的栅极相连；第四NMOS管N4的漏极分别与第四PMOS管P4的源极和第五NMOS管N5的栅极相连；第五NMOS管N5的栅极分别第四NMOS管N4的漏极与第四PMOS管P4的源极相连；第五NMOS管N5的漏极分别与第五PMOS管Mp的源极、第一电阻R1的一端、第一电容CL的一端和第三电阻RL的一端相连。
2.根据权利要求1所述的一种用于低压差线性稳压器的瞬态响应改善电路，其特征在于：第一PMOS管P1的宽/长尺寸为6µm/0.4µm，第二PMOS管P2的宽/长尺寸为3µm/0.4µm，第三PMOS管P3的宽/长尺寸为4µm/0.4µm，第四PMOS管P4的宽/长尺寸为2.4µm/0.4µm，第五PMOS管Mp的宽/长尺寸为10mm/0.4µm。
3.根据权利要求1所述的一种用于低压差线性稳压器的瞬态响应改善电路，其特征在于：第一NMOS管N1的宽/长尺寸为0.6µm/0.4µm，第二NMOS管N2的宽/长尺寸为1.2µm/0.4µm，第三NMOS管N3的宽/长尺寸为1.2µm/0.4µm，第四NMOS管N4的宽/长尺寸为1.2µm/0.4µm，第五NMOS管N5的宽/长尺寸为10µm/0.4µm。
4.根据权利要求1所述的一种用于低压差线性稳压器的瞬态响应改善电路，其特征在于：所述第一电阻R1阻值为1MΩ、第二电阻R2阻值为1MΩ。
5.根据权利要求1所述的一种用于低压差线性稳压器的瞬态响应改善电路，其特征在于：所述第三电阻RL阻值为6.3kΩ。
6.根据权利要求1所述的一种用于低压差线性稳压器的瞬态响应改善电路，其特征在于：所述第一电容CL的容值为100pF。
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