CN108630630B - 半导体装置的制造方法和半导体装置 - Google Patents

半导体装置的制造方法和半导体装置 Download PDF

Info

Publication number
CN108630630B
CN108630630B CN201810092368.3A CN201810092368A CN108630630B CN 108630630 B CN108630630 B CN 108630630B CN 201810092368 A CN201810092368 A CN 201810092368A CN 108630630 B CN108630630 B CN 108630630B
Authority
CN
China
Prior art keywords
lead
leads
semiconductor chip
chip mounting
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810092368.3A
Other languages
English (en)
Other versions
CN108630630A (zh
Inventor
桥诘昭二
高田圭太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN108630630A publication Critical patent/CN108630630A/zh
Application granted granted Critical
Publication of CN108630630B publication Critical patent/CN108630630B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/0025—Preventing defects on the moulded article, e.g. weld lines, shrinkage marks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/0046—Details relating to the filling pattern or flow paths or flow characteristics of moulding material in the mould cavity
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/14—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles
    • B29C45/14336—Coating a portion of the article, e.g. the edge of the article
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/14—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles
    • B29C45/14639—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components
    • B29C45/14655—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor incorporating preformed parts or layers, e.g. injection moulding around inserts or for coating articles for obtaining an insulating effect, e.g. for electrical components connected to or mounted on a carrier, e.g. lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
    • B29C45/0025—Preventing defects on the moulded article, e.g. weld lines, shrinkage marks
    • B29C2045/0027—Gate or gate mark locations
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29L—INDEXING SCHEME ASSOCIATED WITH SUBCLASS B29C, RELATING TO PARTICULAR ARTICLES
    • B29L2031/00—Other particular articles
    • B29L2031/34—Electrical apparatus, e.g. sparking plugs or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供一种半导体装置的制造方法和半导体装置。提高半导体装置的可靠性。在半导体装置(SD)的制造方法中，在对以在Y方向上重叠的方式配置的2个半导体芯片(CH1及CH2)进行树脂密封时，在作为模具的树脂注入口的浇口部(G1)的附近配置引线(2d)，来防止在密封体(1)内残留空隙。而且，引线(2d)的内引线部(IL)的Y方向上的长度(L2)比在Y方向上与芯片搭载部(4a)重叠的引线(2a)的内引线部(IL)的Y方向上的长度(L1)长。

Description

半导体装置的制造方法和半导体装置
技术领域
本发明涉及一种半导体装置的制造方法和半导体装置，例如涉及有效应用于将多个半导体芯片和多个引线进行树脂密封而成的半导体装置的制造方法和半导体装置的技术。
背景技术
在日本特开2012-109435号公报(专利文献1)的图2中公开了将搭载于裸片焊盘2上的2个半导体芯片CH1、CH2进行树脂密封而成的半导体装置。
在日本特开平8-46119号公报(专利文献2)中公开了在半导体元件的树脂密封工序中通过设计引线框架的形状来防止空隙的产生的技术。
专利文献1：日本特开2012-109435号公报
专利文献2：日本特开平8-46119号公报
发明内容
发明要解决的问题
本申请发明人对将半导体芯片进行树脂密封而成的SOP(Small OutlinePackage：小外形封装)型半导体装置进行了研究。在该半导体装置中，在密封体的主面，在第一长边配置有多个第一引线，在与第一长边对置的第二长边配置有多个第二引线。而且，配置于第一长边的多个第一引线具有与半导体芯片电连接的多个第三引线以及不与半导体芯片连接的多个第四引线，多个第三引线被设计成尽可能短以进行半导体装置的高速动作。另外，多个第四引线是与多个第三引线相等的长度，成为短的结构。
另外，在对半导体芯片进行密封的树脂密封(模制)工序中，在密封体的主面的第一短边配置作为向模具的空腔内注入树脂的注入口的浇口(gate)部，在与第一短边对置的第二短边配置作为排出空腔内的空气和树脂的排出口的出口(vent)部。而且，多个第四引线是与配置浇口部的第一短边接近地配置，但是由于第四引线短，因此在浇口部的附近形成有不存在引线的空洞部。
本申请发明人认识到如下课题：在半导体装置的树脂密封工序中，起因于所述空洞部的存在，在密封体内残留气泡(空隙、空孔)，半导体装置的可靠性降低，详情在后面记述。
其它课题和新的特征会通过本说明书的记述和附图变得明确。
用于解决问题的方案
一个实施方式中的半导体装置的制造方法具有以下的工序：
(a)工序，准备引线框架，该引线框架具备将多个第一引线相互连结且在俯视观察时沿第一方向延伸的第一连结杆、将多个第二引线相互连结且在俯视观察时沿第一方向延伸的第二连结杆、与第一连结杆及第二连结杆分别连结的连结部、在俯视观察时配置于第一连结杆与第二连结杆之间的第一芯片搭载部以及在俯视观察时配置于第一芯片搭载部与第二连结杆之间的第二芯片搭载部；
(b)工序，在(a)工序之后，在第一芯片搭载部搭载第一半导体芯片，在第二芯片搭载部搭载第二半导体芯片；
(c)工序，在(b)工序之后，用第一模具和第二模具夹持分别搭载有第一半导体芯片和第二半导体芯片的引线框架，经由形成于第一模具且设置于与引线框架的连结部重叠的位置的浇口部向由第一模具和第二模具规定的空腔供给树脂，形成对多个第一引线各自的一部分、多个第二引线各自的一部分、第一芯片搭载部、第二芯片搭载部、第一半导体芯片以及第二半导体芯片进行密封的密封体。
而且，在半导体装置的制造方法中，多个第一引线各自具有被密封体覆盖的内引线部和从密封体暴露的外引线部，
多个第一引线具有：第三引线，具有在与第一方向正交的第二方向上位于第一连结杆与第一芯片搭载部之间的内引线部；以及第四引线，具有不位于第一连结杆与第一芯片搭载部之间的内引线部，
在俯视观察时，第一芯片搭载部具有沿着第一连结杆延伸的第一边、位于第一边的相反侧的第二边、沿着第二方向延伸的第三边、位于第三边的相反侧且沿着第二方向延伸的第四边，
在俯视观察时，第一芯片搭载部的第一边位于第一连结杆与第一芯片搭载部的第二边之间，
在第二方向上，从通过第一连结杆与第二连结杆的中点且沿第一方向延伸的第一虚拟线到第一芯片搭载部的第一边的第二方向上的距离大于第三引线的内引线部的第二方向上的长度，第四引线的内引线部的第二方向上的长度大于第三引线的内引线部的第二方向上的长度，
在(c)工序中，在用第一模具和第二模具夹持了引线框架时，在俯视观察时，第一模具的浇口部位于相比于第二连结杆更接近第一连结杆的位置，
在(c)工序中，在用第一模具和第二模具夹持了引线框架时，在俯视观察时，第四引线的内引线部的一部分位于第一芯片搭载部与浇口部之间，
在(c)工序中，在用第一模具和第二模具夹持了引线框架时，第四引线的内引线部的一部分与述浇口部在第一方向上的间隔小于第四引线的内引线部的一部分与第一芯片搭载部在第一方向上的间隔，
在(c)工序中，以在俯视观察时使第四引线的内引线部的一部分位于第二虚拟线上的方式用第一模具和第二模具夹持了引线框架的状态下，将树脂供给到空腔内，其中，该第二虚拟线是以通过浇口部的方式沿第一方向延伸的虚拟线。
一实施方式中的半导体装置具有：第一半导体芯片；第二半导体芯片；第一芯片搭载部，搭载有第一半导体芯片；第二芯片搭载部，搭载有第二半导体芯片；多个第一引线和多个第二引线，配置于第一芯片搭载部和第二芯片搭载部的周围；以及密封体，对第一半导体芯片、第二半导体芯片、第一芯片搭载部、第二芯片搭载部、多个第一引线各自的一部分以及多个第二引线各自的一部分进行了密封。
而且，在半导体装置中，
密封体具有主面和位于主面的相反侧的背面，
在俯视观察时，主面具有沿着第一方向延伸的第一边、位于第一边的相反侧的第二边、沿着与第一方向正交的第二方向延伸的第三边以及位于第三边的相反侧的第四边，
密封体还具有将第一边与背面连接的第一侧面、将第二边与背面连接的第二侧面、将第三边与背面连接的第三侧面以及将第四边与背面连接的第四侧面，
第三侧面具有树脂注入部痕迹，
在俯视观察时，多个第一引线沿着主面的第一边配置，
在俯视观察时，多个第二引线沿着主面的第二边配置，
多个第一引线各自具有被密封体覆盖的内引线部和从密封体暴露的外引线部，
多个第一引线具有：第三引线，具有在第二方向上位于第一边与第一芯片搭载部之间的内引线部；以及第四引线，具有不位于第一边与第一芯片搭载部之间的内引线部，
在俯视观察时，第一芯片搭载部具有沿着第一边延伸的第五边、位于第五边的相反侧的第六边、沿着第三边延伸的第七边以及位于第七边的相反侧且沿着第四边延伸的第八边，
在俯视观察时，第一芯片搭载部的第五边位于第一边与第一芯片搭载部的第六边之间，
在第二方向上，从通过第一边与第二边的中点且沿第一方向延伸的第一虚拟线到第一芯片搭载部的第五边的第二方向上的距离大于第三引线的内引线部的第二方向上的长度，
第四引线的内引线部的第二方向上的长度大于第三引线的内引线部的第二方向上的长度，
在俯视观察时，树脂注入部痕迹位于相比于第二边更接近第一边的位置，
在俯视观察时，第四引线的内引线部的一部分位于第一芯片搭载部与树脂注入部痕迹之间，
在俯视观察时，第四引线的内引线部的一部分与树脂注入部痕迹在第一方向上的间隔小于第四引线的内引线部的一部分与第一芯片搭载部在第一方向上的间隔，
在俯视观察时，第四引线的内引线部的一部分位于以通过树脂注入部痕迹的方式沿着第一边延伸的第二虚拟线上。
发明的效果
根据一个实施方式，能够提高半导体装置的可靠性。
附图说明
图1是表示本实施方式中的半导体装置的外观结构的俯视图。
图2是表示图1所示的半导体装置的外观结构的侧视图。
图3是表示图1所示的半导体装置的外观结构的侧视图。
图4是表示图1所示的半导体装置的外观结构的侧视图。
图5是示意性地表示图1所示的半导体装置的内部构造的俯视图。
图6是沿着图5的VI-VI线的截面图。
图7是示意性地表示本实施方式中的半导体装置的电路结构的电路框图。
图8是表示本实施方式的半导体装置的制造工序的工艺流程图。
图9是本实施方式的半导体装置的制造工序中的俯视图。
图10是本实施方式的半导体装置的制造工序中的俯视图
图11是本实施方式的半导体装置的制造工序中的俯视图。
图12是沿着图11的XII-XII线的截面图。
图13是本实施方式的半导体装置的透视俯视图。
图14是表示本实施方式的半导体装置的“模制”工序中的引线与浇口部的重叠量与气泡数的关系的图。
图15是说明本实施方式的半导体装置的“模制”工序的俯视图。
图16是说明本实施方式的半导体装置的“模制”工序的俯视图。
图17是说明本实施方式的半导体装置的“模制”工序的俯视图。
图18是说明本实施方式的半导体装置的“模制”工序的俯视图。
图19是说明本实施方式的半导体装置的“模制”工序的俯视图。
图20是说明本实施方式的半导体装置的“模制”工序的俯视图。
图21是说明本实施方式的半导体装置的“模制”工序的俯视图。
图22是说明本实施方式的半导体装置的“模制”工序的俯视图。
图23是示意性地表示作为图5的变形例的半导体装置的内部构造的俯视图。
图24是作为研究例的半导体装置的透视俯视图。
图25是沿着图24的XXV-XXV线的截面图。
(附图标记说明)
BLK1、BLK2：电路块；CH1、CH2：半导体芯片；G1、G2、G3、G4：浇口部；G1R、G2R、G3R、G4R：树脂注入部痕迹；IL：内引线部；ISO：微隔离器；OL：外引线部；OPG、OPV：开口；PD：焊盘电极(键合焊盘、芯片端子)；Q1、Q2：功率晶体管；SD：半导体装置；S1：边(长边)；S2：边(长边)；S3：边(短边)；S4：边(短边)；VD：气泡(空隙)；V1、V2、V3、V4：出口部；V1R、V2R、V3R、V4R：树脂排出部痕迹；1：密封体；1a：主面；1b：背面；1c、1d：长边；1e、1f：短边；1cs、1ds、1es、1fs：侧面；2a、2b、2c、2d、2d1、2d2、2e：引线；2f、2f1：连结部；3：悬吊引线；4a、4b：裸片焊盘；5：导线；6：粘接层；7：引线框架；7a、7b、7c、7d：产品形成区域；7e、7f：框部；7g、7h：连结杆；8：模具；8a：上模；8b：下模；8c：空腔；9：树脂。
具体实施方式
在以下的实施方式中，在为了便于说明而有其必要性时，分为多个部分或实施方式进行说明，但是除了特别明示的情况以外，它们不是相互之间无关系，一方处于另一方的一部分或全部的变形例、详情、补充说明等关系。
另外，在以下的实施方式中，在言及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况和在原理上明显限定于特定的数量的情况等以外，不限定于该特定的数量，可以是特定的数量以上，也可以是特定的数量以下。
并且，在以下的实施方式中，其结构要素(还包括要素步骤等)除了特别明示的情况和在原理上明显认为必需的情况等以外，未必是必需的，这是不言而喻的。
同样地，在以下的实施方式中，在言及结构要素等的形状、位置关系等时，除了特别明示的情况和在原理上明显认为不是那样的情况等以外，包括实质上与该形状等近似或类似的情况等。这对于上述数值和范围也同样。
另外，在用于说明实施方式的全图中，原则上对同一构件附加相同的符号，省略其重复说明。此外，为了便于理解图，即使是俯视图也有时附加阴影。
(实施方式)
<用语的说明>
在本说明书中，“半导体装置”是指具备半导体部件(例如半导体芯片)以及与该半导体部件电连接的外部连接端子的构造体，例如意味着半导体部件被密封体覆盖的构造体。特别是，“半导体装置”构成为能够通过外部连接端子来与外部装置电连接。
并且，在本说明书中，“功率晶体管”是指，通过将多个单位晶体管(celltransistor)进行并联连接(例如将数千个至数十万个单位晶体管进行并联连接)来在比单位晶体管的容许电流大的电流下也实现单位晶体管的功能的单位晶体管的集合体。例如在单位晶体管作为开关元件发挥功能的情况下，“功率晶体管”成为在比单位晶体管的容许电流大的电流下也能够应用的开关元件。特别是在本说明书中，“功率晶体管”这一用语例如用作表示包括“功率MOSFET”和“IGBT”这两方的上位概念的词。“微隔离器(microisolator)”是指利用了在半导体芯片上使用布线层形成的变压器的兼具信号传递和绝缘功能的电路。
<研究例的说明>
首先，说明非公知的由本申请发明人研究的研究例。图24是作为研究例的半导体装置SD的透视俯视图。图25是沿着图24的XXV-XXV线的截面图。其中，在图25中示出了树脂密封(模制)工序，用箭头C2表示从浇口部G1注入到空腔8c内的树脂9的流动。
本申请发明人对将最大动作电压不同的2个半导体芯片进行树脂密封而成的SOP(Small Outline Package)型半导体装置进行了研究。如图24所示，该半导体装置SD在密封体1的主面具有彼此对置的长边1c和1d以及彼此对置的短边1e和1f。而且，半导体装置SD在长边1c具有多个第一引线，在与长边1c对置的长边1d具有多个第二引线。最大动作电压比较低的半导体芯片CH1与配置于长边1c的多个第一引线连接，最大动作电压比较高的半导体芯片CH2与配置于长边1d的多个第二引线连接。通过设为这种结构，确保第一引线与第二引线之间的爬电距离，提高连接于半导体芯片CH1的第一引线与连接于半导体芯片CH2的第二引线之间的绝缘性和耐压。
另外，在最大动作电压不同的半导体芯片CH1与半导体芯片CH2的电连接中，使用利用通过半导体制造工序制作的一对磁线圈的微隔离器ISO。
在图24中，在第一引线之中，引线2a是与半导体芯片CH1连接的引线，引线2c及2d1是不与半导体芯片CH1连接的引线。另外，在第二引线之中，引线2b是与半导体芯片CH2连接的引线，引线2e是不与半导体芯片CH2连接的引线。
在上述半导体装置SD中，与半导体芯片CH2连接的引线2b的根数(换言之，与多个引线2b分别连接的半导体芯片CH2的焊盘电极PD的数量)比较多，与此相对，与半导体芯片CH1连接的引线2a的根数(换言之，与多个引线2a分别连接的半导体芯片CH1的焊盘电极PD的数量)比较少。然而，一般从将半导体装置SD安装到安装基板等时的稳定性等观点出发，使配置于长边1c和长边1d的引线根数分别相等。也就是说，在配置于长边1c的第一引线中包含多根不与半导体芯片CH1连接的引线2c及2d1，引线2c及2d1的根数比配置于长边1d且不与半导体芯片CH2连接的引线2e的根数多。
另外，半导体芯片CH1的焊盘电极PD与引线2a通过导线(wire)5相连接，为了半导体装置SD的高速化，有效的是使导线长度和引线长度短，半导体芯片CH1在长边1c的延伸方向上配置于密封体1的中央部。因而，成为如下结构：配置于长边1c的多个第一引线中的与半导体芯片CH1连接的多个引线2a配置于中央部，在其两端配置有不与半导体芯片CH1连接的引线2c及2d1。
如图24所示，在研究例中，与浇口部G1接近的引线2d1的内引线部IL短，在浇口部G1的附近存在没有引线的空洞部A。也就是说，在俯视观察时，与长边1c交叉且最接近短边1e的引线2d1的内引线部IL的长度等于与长边1c交叉且最接近短边1f的引线2c的内引线部IL的长度。另外，在Y方向上，多个引线2d1的内引线部IL的长度等于配置于与裸片焊盘4a重叠的位置(相面对的位置)的多个引线2a(但是，除了与裸片焊盘4a成一体地形成的(连接的)引线2a以外)的内引线部IL的长度。
如图25所示，浇口部G1仅形成在模具8的下模8b，未形成在上模8a。从设置于下模8b的浇口部G1注入的树脂9如箭头C2所示那样向上模8a方向流过之后返回到下模8b方向，因此在浇口部G1的附近产生树脂9的漩涡。因而，在空腔8c中，存在于空腔8c的空气作为气泡(空隙)VD被取入到树脂9内，在该状态下，树脂9向出口部V1侧流动，因此在密封体1内容易残留气泡VD。也就是说，在图24中，在裸片焊盘4a与裸片焊盘4b之间残留有气泡的情况下，裸片焊盘4a与裸片焊盘4b之间的耐压降低。换言之，由于裸片焊盘4a与半导体芯片CH1电连接，裸片焊盘4b与半导体芯片CH2电连接，因此半导体芯片CH1与半导体芯片CH2之间的耐压降低。另外，在引线2a间、引线2b间或导线5间残留有气泡的情况下，其两者间的耐压降低。
这样，本申请发明人认识到如下课题：在半导体装置的树脂密封(模制)工序中，在密封体内残留气泡(空隙、空孔)，半导体装置SD的可靠性降低。特别是认识到如下课题：该气泡残留于两个半导体芯片间，从而两个半导体芯片间的绝缘耐压降低，半导体装置的可靠性降低。本实施方式用于防止、降低密封体1内的气泡的残留来提高半导体装置SD的可靠性。
<半导体装置的外观结构>
图1是表示本实施方式中的半导体装置SD的外观结构的俯视图。图2～图4是表示图1所示的半导体装置SD的外观结构的侧视图。图5是示意性地表示图1所示的半导体装置SD的内部构造的俯视图。图6是沿着图5的VI-VI线的截面图。
使用图1～图4来说明本实施方式中的半导体装置SD的外观结构。如图1所示，半导体装置SD具有密封体1以及多个引线2a、2b、2c、2d及2e。密封体1具有主面1a以及其相反侧的背面1b。主面1a具有一个长边1c、与其对置的长边1d、一个短边1e以及与其对置的短边1f。另外，在长边1c和1d以及短边1e和1f处，具有将主面1a与背面1b连接的4个侧面1cs、1ds、1es和1fs。
如图1所示，在俯视观察时，在密封体1的长边1c配置有多个引线2a、2c及2d，多个引线2a、2c及2d如图2和图3所示那样在侧面1cs从密封体1突出到密封体1的外部。另外，在俯视观察时，在长边1d配置有多个引线2b和引线2e，多个引线2b和引线2e如图2～4所示那样在侧面1ds从密封体1突出到密封体1的外部。将从长边1c突出的引线的整体称为第一引线，将从长边1d突出的引线的整体称为第二引线。在第一引线中包含多个引线2a、2c及2d，在第二引线中包含多个引线2b及2e。而且，第一引线的根数与第二引线的根数相等。另外，如图5或图6所示，多个引线2a、2c及2d以及多个引线2b和引线2e分别由位于密封体1的内部的内引线部IL和位于密封体1的外部的外引线部OL构成。另外，引线2a、2c及2d的从长边1c突出的外引线部OL在X方向上分别具有相等的宽度，以相等的间隔来配置，在Y方向上具有相等的长度。引线2b及2e的从长边1d突出的外引线部OL在X方向上分别具有相等的宽度，以相等的间隔来配置，在Y方向上具有相等的长度。并且，引线2a、2c及2d的从长边1c突出的外引线部OL的宽度、间隔以及长度与引线2b及2e的从长边1d突出的外引线部的宽度、间隔以及长度相等。
如图2或图3所示，在侧面1es和1fs的中央部分别配置有悬吊引线3。如图2所示，在悬吊引线3与侧面1cs之间存在树脂注入部痕迹G1R(G3R)，如图3所示，在悬吊引线3与侧面1ds之间存在树脂排出部痕迹V1R(V3R)。另外，在图2中，如用虚线所示，在悬吊引线3与侧面1ds之间存在树脂注入部痕迹G2R(G4R)，在图3中，如用虚线所示，在悬吊引线3与侧面1cs之间存在树脂排出部痕迹V2R(V4R)。
树脂注入部痕迹G1R、G2R、G3R和G4R是在图11所示的模制工序中从密封体1分离了残留在浇口部G1、G2、G3和G4的树脂的痕迹。另外，树脂排出部痕迹V1R、V2R、V3R和V4R是在图11所示的模制工序中从密封体1分离了残留在出口部V1、V2、V3和V4的树脂的痕迹。树脂注入部痕迹G1R、G2R、G3R和G4R沿着短边1e形成于侧面1es，树脂排出部痕迹V1R、V2R、V3R和V4R沿着短边1f形成于侧面1fs。在此，在图2和图3中，用实线表示的树脂注入部痕迹G1R(G3R)和树脂排出部痕迹V1R(V3R)存在于与图11所示的产品形成区域7a(7c)对应的半导体装置SD，用虚线表示的树脂注入部痕迹G2R(G4R)和树脂排出部痕迹V2R(V4R)存在于与图11所示的产品形成区域7b(7d)对应的半导体装置SD。在产品形成区域7a(7c)的半导体装置SD与产品形成区域7b(7d)的半导体装置SD中，树脂注入部痕迹和树脂排出部痕迹的位置不同，但是其它部分同样。如图2所示，树脂注入部痕迹G1R(G3R)具有短边1e的延伸方向上的宽度Gw和从主面1a向背面1b的方向上的厚度Gt。树脂注入部痕迹G2R(G4R)也同样地具有宽度Gw和厚度Gt。另外，树脂排出部痕迹V1R(V3R)具有短边1f的延伸方向上的宽度Vw和从主面1a向背面1b的方向上的厚度Vt。树脂排出部痕迹V2R(V4R)也同样地具有宽度Vw和厚度Vt。
另外，如图5或图6所示，半导体装置SD具有2个半导体芯片CH1及CH2。虽然未附加符号，但是将半导体芯片CH1及CH2、引线2a～2e以及裸片焊盘4a及4b的、密封体1的主面1a侧的面称为各自的主面，将背面1b侧的面称为各自的背面。在俯视观察时，半导体芯片CH1小于半导体芯片CH2。也就是说，半导体芯片CH1及CH2的主面具有矩形形状，在其长边方向(图5的X方向)和短边方向(图5的Y方向)上，半导体芯片CH1小于半导体芯片CH2。
半导体芯片CH1搭载于裸片焊盘(芯片搭载部)4a的主面上，半导体芯片CH2搭载于裸片焊盘(芯片搭载部)4b的主面上。半导体芯片CH1隔着粘接层6粘接于裸片焊盘4a，半导体芯片CH2隔着粘接层6粘接于裸片焊盘4b。在俯视观察时，裸片焊盘4a及4b分别大于半导体芯片CH1及CH2，半导体芯片CH1及CH2分别位于裸片焊盘4a及4b的区域内，不从裸片焊盘4a及4b超出。另外，裸片焊盘4a与从密封体1的边1c突出的3根引线2a连接，裸片焊盘4b与从密封体1的边1d突出的4根引线2b连接。换言之，裸片焊盘4a与从密封体1的边1c突出的3根引线2a成一体地构成，裸片焊盘4b与从密封体1的边1d突出的4根引线2b成一体地构成。
在半导体芯片CH1及CH2的主面分别形成有多个MISFET(Metal InsulatorSemiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)和微隔离器ISO，构成后述的电路块BLK1和BLK2。并且，在半导体芯片CH1及CH2的主面，分别在其主面形成有多个焊盘电极(键合焊盘、芯片端子)PD。焊盘电极PD是半导体芯片CH1及CH2的输入输出端子。形成在半导体芯片CH1的主面上的焊盘电极PD的数量少于形成在半导体芯片CH2的主面上的焊盘电极PD的数量。而且，半导体芯片CH1的与引线2a连接的焊盘电极PD的数量少于半导体芯片CH2的与引线2b连接的焊盘电极PD的数量。也就是说，半导体芯片CH1小于半导体芯片CH2，半导体芯片CH1的主面的平面面积小于半导体芯片CH2的平面面积。
半导体芯片CH1的多个焊盘电极PD通过导线5来与从密封体1的长边1c突出的多个引线2a连接。在密封体1的长边1c配置有与半导体芯片CH1连接的多个引线2a以及不与半导体芯片CH1连接的多个引线2c及2d。也就是说，对引线2c及2d未连接用于将引线2c及2d连接到半导体芯片CH1的导线5。也就是说，引线2c及2d是电浮动的，与半导体芯片CH1电分离。
如图5所示，多个引线2a、2c、2d分别沿着密封体1的长边1c配置。多个引线2a、2c、2d分别具有被密封体1覆盖的内引线部IL和从密封体暴露的外引线部OL。多个引线2a分别在X方向上配置于长边1c的中央部，在其两侧配置有多个引线2c及2d。多个引线2a中的一部分引线2a各自的内引线部IL在Y方向上位于密封体1的长边1c与裸片焊盘4a之间。多个引线2c、2d各自的内引线部IL在Y方向上不位于密封体1的长边1c与裸片焊盘4a之间。裸片焊盘4a具有沿着密封体1的长边1c的长边4ac、位于长边4ac的相反侧且沿着密封体1的长边1d的长边4ad、沿着密封体1的短边1e的短边4ae以及位于短边4ae的相反侧且沿着密封体1的短边1f的短边4af。在此，裸片焊盘4a的长边4ac位于密封体1的长边1c与裸片焊盘4a的长边4ad之间。并且，当规定通过Y方向(短边1e、1f的延伸方向)上的密封体1的长边1c与密封体1的长边1d的中点M1(换言之，短边1e或1f的中点)且沿X方向延伸的第一虚拟线时，从第一虚拟线到裸片焊盘4a的长边4ac的Y方向上的距离L3大于多个引线2a中的一部分引线2a各自的内引线部IL的Y方向上的长度L1。多个引线2d各自的内引线部IL的Y方向上的长度L2大于多个引线2a中的一部分引线2a各自的内引线部IL的Y方向上的长度L1。树脂注入部痕迹G1R位于密封体1的边1e上的相比于密封体1的长边1d更接近密封体1的长边1c的位置。多个引线2d各自的内引线部IL的一部分位于裸片焊盘4a与树脂注入部痕迹G1R之间。多个引线2d各自的内引线部IL的一部分位于以穿过树脂注入部痕迹G1R的方式沿着密封体1的长边1c延伸的第二虚拟线上。此外，在此所述的第二虚拟线与在后述的模制工序中表示树脂9的流动的箭头C1重叠。
在实施方式中，在多个引线2a与边1e之间设置有4根引线2d，但是只要设置至少1根引线2d即可。也就是说，与长边1c交叉且最接近树脂注入部痕迹G1R所处的短边1e的引线2d的内引线部IL的沿着Y方向(或沿着短边1e)延伸的部分的长度比与长边1c交叉且最接近树脂排出部痕迹V1R所处的短边1f的引线2c的内引线部IL的沿着Y方向(或沿着短边1f)延伸的部分的长度长。此外，多个引线2b中的一部分引线2b各自的内引线部IL在Y方向上位于密封体1的长边1d与裸片焊盘4b之间。引线2e的内引线部IL在Y方向上不位于密封体1的长边1d与裸片焊盘4b之间。另外，多个引线2d各自的内引线部IL的Y方向上的长度L2大于从第一虚拟线到裸片焊盘4a的长边4ac的Y方向上的距离L3。
另外，在Y方向上配置于与裸片焊盘4a重叠的位置的多个引线2a(但是，除了与裸片焊盘4a连接的引线2a以外)的内引线部IL的沿Y方向延伸的部分的长度与引线2c的内引线部IL的沿Y方向延伸的部分的长度相等。也就是说，多个引线2d的内引线部IL的沿Y方向延伸的部分的长度比配置于与裸片焊盘4a重叠的位置的多个引线2a(但是，除了与裸片焊盘4a连接的引线2a以外)的内引线部IL的沿Y方向延伸的部分的长度长。另外，X方向上的多个引线2d各自与树脂注入部痕迹G1R的间隔小于X方向上的多个引线2d各自与裸片焊盘4a的间隔。
这样，通过使引线2d的内引线部IL(特别是沿Y方向延伸的部分)比引线2c的内引线部IL(特别是沿Y方向延伸的部分)长，在后述的模制工序中，能够防止在密封体1内产生气泡(空隙)。另外，通过使引线2c的内引线部IL(特别是沿Y方向延伸的部分)比引线2d的内引线部IL(特别是沿Y方向延伸的部分)短，能够防止在密封体1内残留气泡(空隙)。详情在后面记述。
另外，在X方向(长边1c、1d的延伸方向)上，相互邻接的2根引线2d的顶端(长边1d侧的端部)通过连结部2f被连结。如图5所示，在多个引线2a与短边1e之间，顶端通过连结部2f被连结的2根引线2d配置有2组。通过将引线2d的顶端进行连结，能够降低引线2d的顶端的翘曲，因此能够提高半导体装置SD形成工序中的操作性。也就是说，如果在引线2d的顶端产生翘曲，则在引线框架的输送时，存在引线框架挂在其它引线框架而引线2a、2b、2c、2d及2e发生变形的危险性。通过将引线2d的顶端进行连结，能够防止引线2a、2b、2c、2d及2e的变形。并且，在通过连结部2f被连结的2根引线2d间填充树脂，因此能够防止构成密封体1的树脂与引线2a～2e的界面剥离。
另外，优选的是，将最接近树脂注入部痕迹G1R所处的短边1e的引线2d与短边1e之间的距离W1设为图2所示的树脂注入部痕迹G1R的厚度Gt以上(W1≥Gt)。通过设为这种关系，在后述的模制工序中，在将残留于浇口部G1的树脂从密封体1分离时，能够防止在密封体1中产生缺口。
另外，优选的是，如图5所示，在Y方向上，多个引线2d与悬吊引线3之间的距离(相离距离)W2为裸片焊盘4a与裸片焊盘4b之间的距离(相离距离)W3以上(W2≥W3)。如果假设距离W2比距离W3短，则无法确保引线2d与悬吊引线3的绝缘性，在俯视观察时，具有密封体1的短边1e的长度的、多个引线2a、2c及2d与多个引线2b及2e的爬电距离降低至大约1/2。因而，从长边1c突出的引线2a、2c及2d与从长边1d突出的引线2b及2e之间的耐电压性能降低。
另外，半导体芯片CH2的多个焊盘电极PD分别通过多个导线5连接于与密封体1的长边1d交叉的多个引线2b。在密封体1的长边1d配置有与半导体芯片CH2连接的多个引线2b以及不与半导体芯片CH2连接的2根引线2e。引线2e不与半导体芯片CH2电连接，与半导体芯片CH2电分离。引线2e是电浮动的。也就是说，配置于长边1d的大部分引线与半导体芯片CH2连接。
另外，虽然在图5中未示出，但是悬吊引线3与最接近它的引线2b之间的相离距离为前述的距离W3以上。
另外，如图5所示，半导体芯片CH1与半导体芯片CH2之间经由导线5和微隔离器ISO被连接。微隔离器ISO形成于半导体芯片CH1或CH2。例如在微隔离器ISO形成于半导体芯片CH1的情况下，例如半导体芯片CH1的输出信号按半导体芯片CH1的微隔离器ISO‐半导体芯片CH1的焊盘电极PD‐导线5‐半导体芯片CH2的焊盘电极PD‐半导体芯片CH2的路径传递至半导体芯片CH2。另外，在微隔离器ISO形成于半导体芯片CH2的情况下，例如半导体芯片CH1的输出信号按半导体芯片CH1‐半导体芯片CH1的焊盘电极PD‐导线5‐半导体芯片CH2的焊盘电极PD‐半导体芯片CH2的微隔离器ISO‐半导体芯片CH2的路径传递至半导体芯片CH2。
另外，如图5所示，在俯视观察时，长方形的半导体芯片CH1及CH2以它们的长边沿着密封体1的长边1c和1d(与其平行)、且它们的短边沿着密封体1的短边1e和1f(与其平行)的方式配置。在俯视观察时，半导体芯片CH1及CH2不相互重叠，在Y方向上分离地配置。也就是说，在Y方向上，半导体芯片CH1配置成相比于长边1d更接近长边1c，半导体芯片CH2配置成相比于长边1c更接近长边1d。
在俯视观察时，半导体芯片CH1及CH2在X方向上分别配置于密封体1的中央。也就是说，在Y方向上，半导体芯片CH1配置于与半导体芯片CH2重叠的位置。换言之，在X方向上，半导体芯片CH1配置于介于半导体芯片CH2的对置的短边之间的位置。
通过将半导体芯片CH2在X方向上配置于密封体1的中央部，能够将与半导体芯片CH2连接的多个引线2b从半导体芯片CH2配置成放射状。因而，能够缩短与半导体芯片CH2连接的多个引线2b的长度和将半导体芯片CH2的焊盘电极PD与多个引线2b进行连接的导线5的长度。
另外，通过将半导体芯片CH1及CH2以在Y方向上重叠的方式进行配置，能够缩短将两者间进行连接的导线5的长度。
<半导体装置的电路结构>
接着，说明形成在本实施方式中的半导体装置SD的内部的电路结构。图7是示意性地表示本实施方式中的半导体装置SD的电路结构的电路框图。在图7中，本实施方式中的半导体装置SD具有电路块BLK1和电路块BLK2。电路块BLK1对应于图5所示的半导体芯片CH1，电路块BLK2对应于图5所示的半导体芯片CH2。电路块BLK1与电路块BLK2通过能够以非接触的方式传递电信号的微隔离器ISO被连接。此时，例如在电路块BLK1中形成有用于对实现综合控制的微型计算机进行辅助的支持IC(Integrated Circuit：集成电路)，在电路块BLK2中形成有例如基于来自支持IC的指示对作为逆变器的结构要素的功率晶体管(外部半导体装置)的开关动作进行控制的前置驱动器(pre-driver)IC。特别是在本实施方式中，作为功率晶体管(开关元件)的一例，设想IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)。例如，半导体装置SD使用于搭载于电动汽车、混合动力汽车等的电动马达的驱动控制。即，本实施方式中的半导体装置SD具有构成对电动马达的旋转进行控制的逆变器的功率晶体管的控制功能，并且还具有对汽车整体综合地进行控制的微型计算机(ECU)与逆变器之间的中继功能。具体地说，在图7中，通过形成在电路块BLK1中的支持IC来实现微型计算机与前置驱动器IC之间的中继功能，通过形成在电路块BLK2中的前置驱动器IC来实现外部半导体装置所包含的功率晶体管的开关动作。也就是说，如图7所示，对电路块BLK2连接有在端子VCC3与端子GND3之间串联连接的功率晶体管Q1和Q2，功率晶体管Q1和Q2连接于电动马达M。半导体装置SD的电路块BLK2对功率晶体管Q1和Q2的开关动作进行控制。附带地说，向端子VCC3供给的电源电位为数百V以上，对端子GND3供给地线电位(基准电位)。
首先，说明电路块BLK1的电路结构。在图7中，电路块BLK1具有作为中央运算部(MCU)发挥功能的控制部CU1，例如从端子VCC1向控制部CU1供给电源电位。例如，从端子VCC1向控制部CU1供给的电源电位为3.3V、5V。另一方面，从端子GND1向电路块BLK1的内部电路供给地线电位(基准电位)。
电路块BLK1具有端子VCC1、INA、INB、FO、FOB、TMP和GND1，它们对应于图5的引线2a。另外，电路块BLK1具有控制部CU1、微隔离器ISO等。电路块BLK2具有端子VCC2、VREG、OUT1、OUT2和端子GND2以及其它端子，它们对应于图5的引线2b。另外，电路块BLK2具有控制部CU2、栅极驱动器GD、微隔离器ISO等。
对电路块BLK1的端子INA和INB输入栅极驱动信号，基于该栅极驱动信号对外部连接的功率晶体管Q1和Q2进行控制。也就是说，基于输入到电路块BLK1的端子INA和端子INB的栅极驱动信号，电路块BLK1的控制部CU1经由微隔离器ISO对电路块BLK2的控制部CU2输出与功率晶体管Q1和Q2的开关控制有关的控制信号。之后，电路块BLK2的控制部CU2基于该控制信号对栅极驱动器GD进行控制。其结果，最终基于来自控制部CU2的指示，栅极驱动器GD进行功率晶体管Q1和Q2的导通/截止动作(开关动作)。
由于成为图7所示的电路结构，因此在本实施方式的半导体装置SD中，施加到半导体芯片CH1侧(图7的电路块BLK1侧)的最大动作电压为数V左右，与此相对，施加到半导体芯片CH2侧(图7的电路块BLK2侧)的最大动作电压为数百V～数千V左右。考虑该情况，在半导体芯片CH1与半导体芯片CH2之间的电连接中采用了利用电感间的电磁感应耦合的微隔离器ISO。并且，在本实施方式中，需要确保电连接于半导体芯片CH1的引线2a与电连接于半导体芯片CH2的引线2b之间的耐压，因此采用了如图1和图5所示那样使多个引线2a、2c及2d与多个引线2b及2e对置地配置的所谓的SOP构造。在本实施方式中，为了提供在最大动作电压400Vrms下使用的半导体装置SD，将多个引线2a、2c及2d与多个引线2b及2e之间的爬电距离确保6.3mm以上。
<半导体装置的制造方法>
接着，说明本实施方式的半导体装置的制造方法。图8是表示本实施方式的半导体装置的制造工序的工艺流程图。图9～图11是本实施方式的半导体装置的制造工序中的俯视图。图12是沿着图11的XII-XII线的截面图。图13是本实施方式的半导体装置的透视俯视图。图14是表示本实施方式的半导体装置的“模制”工序中的引线与浇口部的重叠量同气泡数的关系的图。图15～图22是说明本实施方式的半导体装置的“模制”工序的俯视图。
1.引线框架准备工序
首先，如图9所示，准备引线框架7。在引线框架7中，在X方向上设置有4个产品形成区域7a、7b、7c及7d。产品形成区域7a、7b、7c及7d各自被沿Y方向延伸的框部(连结部)7e和沿X方向延伸的框部(连结部)7f包围。在图9中，将在X方向上配置的4个产品形成区域7a、7b、7c及7d仅示出1列，但是在引线框架7中，4个产品形成区域7a、7b、7c及7d在Y方向上配置有多个列。
在4个产品形成区域7a、7b、7c及7d各自中，如在图5中说明的那样，形成有裸片焊盘4a及4b、多个引线2a、2b、2c、2d及2e以及悬吊引线3。多个引线2a、2b、2c、2d及2e的一端与沿X方向延伸的框部7f连接，悬吊引线3与沿Y方向延伸的框部7e连接。另外，多个引线2a、2c及2d分别通过沿X方向延伸的第一连结杆7g被连结，与框部7e连接。
多个引线2b及2e分别通过沿X方向延伸的第二连结杆7h被连结，与框部7e连接。并且，裸片焊盘4a和裸片焊盘4b位于沿X方向延伸的第一连结杆7g与沿X方向延伸的第二连结杆7h之间。换言之，裸片焊盘4a位于第一连结杆7g与裸片焊盘4b之间。裸片焊盘4b位于第二连结杆7h与裸片焊盘4a之间。另外，多个引线2a、2c及2d各自具有在Y方向上相比于第一连结杆7g更接近裸片焊盘4a的内引线部IL和位于相比于第一连结杆7g更远离裸片焊盘4a的位置的外引线部OL。换言之，多个引线2a中的一部分引线2a各自的内引线部IL在Y方向上位于第一连结杆7g与裸片焊盘4a之间。多个引线2c、2d各自的内引线部IL在Y方向上不位于第一连结杆7g与裸片焊盘4a之间。
多个引线2b、2e各自具有在Y方向上相比于第二连结杆7h更接近裸片焊盘4b的内引线部IL以及位于相比于第二连结杆7h更远离裸片焊盘4b的位置的外引线部OL。换言之，多个引线2b中的一部分引线2b各自的内引线部IL在Y方向上位于第二连结杆7h与裸片焊盘4b之间。引线2e的内引线部IL在Y方向上不位于第二连结杆7h与裸片焊盘4b之间。
另外，多个引线2a、2b、2c、2d及2e各自的内引线部IL在后述的模制工序(密封工序)中被密封体1覆盖，多个引线2a、2b、2c、2d及2e各自的外引线部OL从密封体1暴露。裸片焊盘4a具有沿着第一连结杆7g的长边4ac、位于长边4ac的相反侧且沿着第二连结杆7h的长边4ad、沿着Y方向的长边4ae以及位于长边4ae的相反侧且沿着Y方向的长边4af(参照图5)。在此，参照图5和9来进行说明，裸片焊盘4a的长边4ac位于第一连结杆7g与裸片焊盘4a的长边4ad之间。并且，当规定通过Y方向上的第一连结杆7g与第二连结杆7h的中点M1(换言之，边1f的中点)且沿X方向延伸的第一虚拟线时，从第一虚拟线到裸片焊盘4a的长边4ac的Y方向上的距离L3大于多个引线2a中的一部分引线2a各自的内引线部IL的Y方向上的长度L1。多个引线2d各自的内引线部IL的Y方向上的长度L2大于多个引线2a中的一部分引线2a各自的内引线部IL的Y方向上的长度L1。
另外，如图9所示，在X方向上，在介有各个产品形成区域7a、7b、7c及7d的框部7e中形成有将引线框架7在其厚度方向上贯通的开口OPG和OPV。在Y方向上，位于产品区域7a及7c的开口OPG形成于比悬吊引线3靠裸片焊盘4a侧的位置，开口OPV形成于比悬吊引线3靠裸片焊盘4b侧的位置。另外，相反地，位于产品区域7b及7d的开口OPG形成于比悬吊引线3靠裸片焊盘4b侧的位置，开口OPV形成于比悬吊引线3靠裸片焊盘4a侧的位置。也就是说，在Y方向上，开口OPG和开口OPV配置于相对于悬吊引线3而言的相反侧。
引线框架7由铜(Cu)构件或被称为42合金的铁(Fe)和镍(Ni)的合金构件构成，根据需要，也能够对其表面实施银(Ag)镀敷或从下层起按顺序实施镍(Ni)/钯(Pd)/金(Au)等的镀敷。
2.裸片键合(die bonding)工序
接着，如图10所示，例如隔着粘接层6(参照图6)在裸片焊盘4a上搭载半导体芯片CH1。同样地，例如隔着粘接层6(参照图6)在裸片焊盘4b上搭载半导体芯片CH2。如前所述，半导体芯片CH1的平面尺寸小于裸片焊盘4a的平面尺寸，且半导体芯片CH2的平面尺寸小于裸片焊盘4b的平面尺寸。即，如图10所示，在俯视观察时，半导体芯片CH1以包含在裸片焊盘4a的内部的方式配置，且半导体芯片CH2以包含在裸片焊盘4b的内部的方式配置。
在此，粘接层6能够使用导电性构件、例如被称为银膏(paste)的含有银粉的环氧树脂或焊料材料等。
3.导线键合(wire bonding)工序
接着，如图10所示，将形成于半导体芯片CH1的焊盘电极PD与多个引线2a通过导线5进行电连接。另外，将形成于半导体芯片CH2的焊盘电极PD与多个引线2b通过导线5进行电连接。并且，将半导体芯片CH1的焊盘电极PD与半导体芯片CH2的焊盘电极PD通过导线5进行电连接。
在此，导线5能够使用铜(Cu)导线、金(Au)导线、银(Ag)导线、铝(Al)导线等。此外，例如铜导线是导线的主成分由铜构成的导线，也包括含有铜以外的添加物(例如钯(Pd)等)的导线。金导线、银导线、铝导线也同样地包括含有添加物的导线。
此外，在图10中，用虚线表示密封体1的外形。
4.模制工序(密封工序)
接着，如图11所示，例如对裸片焊盘4a及4b、半导体芯片CH1及CH2、导线5、多个引线2a、2b、2c、2d及2e各自的一部分(在图5中说明的内引线部IL)以及悬吊引线3利用由树脂构成的密封体1进行密封。在图11中，对树脂9附加阴影来示出，但是将密封体1的内部透视地示出。在模制工序中，主要使用产品形成区域7a的半导体装置SD来进行说明，但是其它产品形成区域7b、7c及7d的半导体装置SD也同样地形成。
如图12所示，在模具8的上模8a与下模8b之间夹入引线框架7，从浇口部G1向空腔8c内填充树脂9，形成密封体1。裸片焊盘4a及4b、半导体芯片CH1及CH2、导线5、多个引线2a、2b、2c、2d及2e各自的一部分(在图5中说明的内引线部IL)以及悬吊引线3位于模具8的空腔8c内。此外，在图12中，将位于半导体芯片CH1的主面侧的模具称为上模8a，将位于半导体芯片CH1的背侧的模具称为下模8b，但是两者也可以是相反的位置关系。
另外，如图12所示，在用模具8的上模8a和下模8b夹持了引线框架7时，浇口部G1设置于与框部7e重叠的位置。另外，如图11或图12所示，在用模具8的上模8a和下模8b夹持了引线框架7时，在俯视观察时，模具8的下模8b的浇口部G1位于相比于第二连结杆7h更接近第一连结杆7g的位置。如图11所示，在用模具8的上模8a和下模8b夹持了引线框架7时，在俯视观察时，多个引线2d各自的内引线部IL的一部分位于裸片焊盘4a与浇口部G1之间。而且，如图11或图12所示，在以使多个引线2d各自的内引线部IL的一部分位于第二虚拟线上的方式用模具8的上模8a和下模8b夹持了引线框架7的状态下，将树脂9供给到空腔8c，其中，该第二虚拟线是以通过浇口部G1的方式沿第一连结杆7g的延伸方向(X方向)延伸的虚拟线。
如图12所示，在模具8的空腔8c的两侧设置有作为用于向空腔8c内注入树脂9的注入口的浇口部G1以及作为用于向空腔8c外排出树脂9和空腔8c内的空气的排出口的出口部V1。浇口部G1和出口部V1例如设置于下模8b，但是也可以设置于上模8a。另外，如图11所示，邻接的2个产品形成区域之间的出口部与浇口部连接。例如，图11所示的产品形成区域7a与产品形成区域7b之间的出口部V1与浇口部G2通过设置于下模8b的槽来连接，能够从出口部V1向浇口部G2流通树脂9和空气。
如图11所示，浇口部G1～G4和出口部V1～V4的位置对应于设置于引线框架7的框部7e的开口OPG和OPV的位置，在Y方向上，浇口部G1～G4的宽度与开口OPG的宽度相等，出口部V1～V4的宽度与开口OPV的宽度相等。在Y方向上，浇口G1和出口部V1配置于相对于悬吊引线3而言的相反侧。其它浇口部G2～G4与出口部V2～V4也是同浇口部G1与出口部V1的关系同样。
而且，如在图11中用箭头所示，树脂9按浇口部G1、产品形成区域7a的空腔8c、出口部V1、浇口部G2、产品形成区域7b的空腔8c、出口部V2、浇口部G3、产品形成区域7c的空腔8c、出口部V3、浇口部G4、产品形成区域7d的空腔8c、出口部V4的顺序流动。通过这样的树脂9的流动，一边从空腔8c排出空气，一边用树脂9填充产品形成区域7a～7d的各空腔8c，形成密封体1。在此，关键是以避免空腔8c内的空气残留的方式排出空腔8c内的空气、以及减少密封体1内包含的气泡(空隙)数。
在图12中，用箭头C1表示图11所示的产品形成区域7a(产品形成区域7c也同样)中的空腔8c内的树脂9的流动。从设置于下模8b的浇口部G1注入到空腔8c内的树脂9向引线2d和裸片焊盘4a的上侧和下侧分流而在空腔8c内前进，在裸片焊盘4a的右侧的区域合流之后被排出到出口部V1。
从设置于下模8b的浇口部G1注入的树脂9朝向空腔8c的上侧(换言之，引线2d的主面侧)流动，但是在浇口部G1的附近设置引线2d，使其内引线部IL(特别是，与树脂9的进入方向正交的、沿Y方向延伸的部分(参照图5))与树脂9碰撞。通过这样使树脂9向引线2d的上下分流，防止气泡(空隙)卷入树脂9内。另外，通过使树脂9与引线2d的内引线部IL(特别是，与树脂9的进入方向正交的、沿Y方向延伸的部分(参照图5))碰撞，树脂9的流速降低，因此能够防止气泡卷入树脂9中。浇口部G1的截面积比空腔8c的截面积小，因此从浇口部G1刚进入空腔8c之后的树脂9的流速比空腔8c内的其它区域中的树脂的流速快。因而，从浇口部G1刚进入空腔8c内之后容易发生气泡的卷入。在本实施方式中，通过以与浇口部G1接近且在俯视观察时与浇口部G1重叠的方式使引线2d的内引线部IL延伸，使树脂9的流速降低，防止或降低气泡的卷入。
另外，在本实施方式的半导体装置中，如在图5中说明的那样，使接近浇口部G1的引线2d的内引线部IL(特别是，沿Y方向延伸的部分)比例如出口部V1侧的引线2c的内引线部IL(特别是，沿Y方向延伸的部分)长。通过这样，如图12所示，通过使从浇口部G1注入的树脂9向引线2d的上下分流、进而通过使树脂9的流速降低，能够防止气泡卷入树脂9内。也就是说，能够降低密封体1内包含的气泡数，能够防止裸片焊盘4a(或半导体芯片CH1)与裸片焊盘4b(或半导体芯片CH2)之间的耐压降低。
附带地说，树脂9是热固化型环氧树脂，其绝缘击穿电压是17～20KVrms/mm左右。另一方面，干燥的空气的绝缘击穿电压是约3KVDC/mm。也就是说，如果在裸片焊盘4a与裸片焊盘4b之间残留气泡，则与无气泡的情况相比，绝缘击穿电压降低至15％～18％。
接着，图13是本实施方式的半导体装置SD的透视俯视图，表示产品形成区域7a中的引线框架7的图案、密封体1和浇口部G1的关系。省略了半导体芯片CH1及CH2、导线5等。
在Y方向上，浇口部G1和引线2d的内引线部IL(特别是，沿Y方向延伸的部分)具有重叠量Y。图14表示该重叠量Y与残留在密封体1内的气泡数的关系。
此外，重叠量Y表示引线2d相对于浇口宽度Gw的重叠量(比率)，关于在这些条件下进行确认比较的半导体装置数，按每个条件针对144个进行实施。
图14的(a)点对应于前述的研究例，(b)点是重叠量Y为浇口部G1的宽度Gw的1/3(Y＝Gw/3)的点，(c)点是重叠量Y为浇口部G1的宽度Gw的2/3(Y＝2Gw/3)的点，(d)点是重叠量Y为浇口部G1的宽度Gw的8/9(Y＝8Gw/9)且气泡数为零的点。
为了获得本实施方式的效果，只要使重叠量Y比(a)点大即可。也就是说，在图13中，只要使最接近密封体1的短边1e的引线2d的内引线部IL(特别是，沿Y方向延伸的部分)的长度比最接近短边1f的引线2c的内引线部IL(特别是，沿Y方向延伸的部分)的长度长即可。另外，只要使引线2d的内引线部IL(特别是，沿Y方向延伸的部分)的长度比在Y方向上配置于与裸片焊盘4a重叠的位置的多个引线2a(但是，除了与裸片焊盘4a连接的引线2a以外)的内引线部IL(特别是，沿Y方向延伸的部分)的长度长即可。
并且，在(b)点，气泡数减少至(a)点的大约1/3，气泡数的降低效果显著。因而，优选的是，将重叠量Y设为浇口部G1的宽度Gw的1/3以上(Y≥Gw/3)。
接着，图15～图22表示模制工序中的空腔8c内的树脂9的流动。图15～图18与产品形成区域7a及7c的半导体装置SD有关，图19～图22与产品形成区域7b及7d的半导体装置SD有关。
如图15～图18所示，从浇口部G1注入的树脂9一边将空腔8c内的空气挤出到出口部V1，一边向出口部V1流动。如前所述，从浇口部G1注入到空腔8c内的树脂9在与引线2d碰撞之后，向引线2d的主面侧和背面侧分流并向出口部V1方向前进。在裸片焊盘4b上搭载有比半导体芯片CH1大的半导体芯片CH2，通过与半导体芯片CH1相比更多的导线5来连接，因此如图15和图16所示，引线2a侧的树脂9的前进比引线2b侧的树脂9的前进快。
接着，如图16和图17所示，存在于引线2a侧的引线2c的内引线部IL(参照图5)短，因此在引线2c与悬吊引线3之间存在空洞部B。在引线2a侧，在该空洞部B中流过裸片焊盘4a的背面侧的树脂9与流过主面侧的树脂9合流，引线2a侧的树脂9的流速相比于引线2b侧的树脂9的流速稍微降低。然后，引线2a侧的树脂9的前进与引线2b侧的树脂9的前进成为几乎同等，一边将空腔8c内的空气排出到出口部V1一边用树脂9填满空腔8c内，能够形成密封体1。
另外，如图19～图22所示，从浇口部G2注入的树脂9一边将空腔8c内的空气挤出到出口部V2，一边向出口部V2流动。如图19和图20所示，引线2a侧和引线2b侧的树脂9几乎同样地前进。这是因为，浇口部G2配置于引线2b侧，在裸片焊盘4b上搭载有比半导体芯片CH1大、且焊盘电极PD数量多的(参照图5)半导体芯片CH2。
接着，如图21所示，存在于引线2a侧的引线2c的内引线部IL(参照图5)短，因此在引线2c与悬吊引线3之间存在空洞部C。如前所述，在该空洞部C中，引线2a侧的树脂9的流速相比于引线2b侧的树脂9的流速降低，因此如图22所示，在空腔8c的引线2b侧先被树脂9填充之后，空腔8c的引线2a侧被树脂9填充。因而，在空腔8c内不会残留空气，用树脂9填满空腔8c内，能够形成密封体1。
此外，在模制工序中，在向模具8的空腔8c内注入树脂9之后，根据需要，实施150～175℃、2～6小时的加热处理，使树脂9完全固化。
另外，在模制工序中，在形成密封体1后，切断在图9中说明的连结杆7g，使引线2a、2b、2c、2d及2e相互分离。但是，引线2a、2b、2c、2d及2e在外引线部OL(参照图5)的端部处与框部7f连接。
另外，在模制工序后，将残留于浇口部G1～G4和出口部V1～V4的树脂9从密封体1分离。通过这样，在产品形成区域7a及7c的半导体装置SD中分别形成树脂注入部痕迹G1R及G3R以及树脂排出部痕迹V1R及V3R。另外，在产品形成区域7b及7d的半导体装置SD中分别形成树脂注入部痕迹G2R及G4R以及树脂排出部痕迹V2R及V4R。此时，多个引线2a～2e的内引线部IL被密封体1覆盖，多个引线2a～2e的外引线部OL从密封体1暴露。
此外，如在图5中说明的那样，通过将最接近短边1e的引线2d与短边1e之间的距离W1设为树脂注入部痕迹G1R的厚度Gt(与密封体1的边界部的浇口部G1的厚度Gt)以上(W1≥Gt)，在将残留于浇口部G1～G4的树脂9从密封体1分离时，能够防止在密封体1中产生缺口。
5.镀敷(外装镀敷)工序
之后，虽然未图示，但是在多个引线2a～2e的外引线部OL的表面形成作为导体膜的镀膜。作为导体膜，例如能够仅使用锡(Sn)，能够使用锡-铋(Sn-Bi)、或锡-铜-银(Sn-Cu-Ag)、锡-铜(Sn-Cu)等。此外，在引线框架7的表面预先形成了镍(Ni)/钯(Pd)/金(Au)等镀敷的情况下，不需要形成上述导体膜。
6.标记(做标记)工序
接着，虽然未图示，但是在由树脂构成的密封体1的表面形成产品名、型号等信息(标记)。此外，作为标记的形成方法，能够使用通过印刷方式进行打印的方法、通过将激光照射到密封体的表面来刻印的方法。
7.引线成形工序
接着，从框部7f切断引线2a～2e的外引线部OL的端部，将引线2a～2e如图2和图3所示那样成形为鸥翼形状。在该工序中，通过悬吊引线3，密封体1被支撑于引线框架7的框部7e。
8.单片化工序
之后，从引线框架7的框部7e切断悬吊引线3，获取单片化的多个半导体装置SD。通过以上内容，能够制造本实施方式的半导体装置SD。
<本实施方式中的特征>
如图5所示，使引线2d的内引线部IL(特别是，沿Y方向延伸的部分)的长度比引线2c的内引线部IL(特别是，沿Y方向延伸的部分)的长度长来增加浇口部G1与引线2d的内引线部IL的重叠区域，由此在模制工序中能够防止气泡卷入树脂9中。因而，能够降低密封体1内包含的气泡数，能够提高半导体装置SD的可靠性。
通过降低密封体1内的气泡数，能够防止在半导体芯片CH1与CH2之间、或裸片焊盘4a与4b之间残留气泡，因此能够防止半导体芯片CH1与CH2间的绝缘击穿电压的降低。
并且，如图5所示，通过使引线2c的内引线部IL(特别是，沿Y方向延伸的部分)的长度比引线2d的内引线部IL(特别是，沿Y方向延伸的部分)的长度短，如图15～图22所示，在模制工序中，能够将空腔8c内的空气从出口部V1排出，能够防止在密封体1内残留气泡。
另外，更优选的是，如图13所示，将引线2d的内引线部IL(严格地说，内引线部IL的沿Y方向直线性地延伸的部分)与浇口部G1的重叠量Y设为浇口部G1的宽度Gw的1/3以上。
另外，优选的是，如图5所示，将引线2d的内引线部IL的顶端与悬吊引线3之间的相离距离W2设为裸片焊盘4a与裸片焊盘4b之间的相离距离W3以上。通过该结构，能够确保从长边1c突出的引线2a、2c及2d与从长边1d突出的引线2b及2e之间的爬电距离。
并且，如图5所示，通过使在X方向上与裸片焊盘4a重叠的引线2a的内引线部IL(特别是，沿Y方向延伸的部分)的长度比引线2d的内引线部IL(特别是，沿Y方向延伸的部分)的长度短，能够进行半导体装置SD的高速动作。
在从密封体1的长边1c突出的多个引线中，将与半导体芯片CH1电连接的引线2a配置于X方向的中央部，在其两侧配置了与半导体芯片CH1电分离的(不通过导线5连接的)引线2d及2c。能够与在X方向上位于密封体1的中央部的半导体芯片CH1接近地配置引线2a，能够进行半导体装置SD的高速动作。
另外，通过在X方向上将半导体芯片CH1以与半导体芯片CH2重叠(期望的是，使半导体芯片CH1处于半导体芯片CH2的内侧的区域)的方式配置，能够缩短将半导体芯片CH1与半导体芯片CH2直接连接的导线5的布线长度，能够进行半导体装置SD的高速动作。
以上，对由本发明人完成的发明基于其实施方式具体地进行了说明，但是本发明不限定于所述实施方式，在不脱离其宗旨的范围内能够进行各种变更，这是不言而喻的。
<变形例>
图23是示意性地表示作为图5的变形例的半导体装置的内部构造的俯视图。如图23所示，与树脂注入部痕迹G1R所处的密封体1的短边1e接近地形成有4根引线2d2。4根引线2d2对应于上述实施方式的引线2d。其中，邻接的2根引线2d2在内引线IL的中途具有连结部2f1。也就是说，邻接的2根引线2d2不是在其内引线部IL的顶端而是在中央部被相互连结。
根据该变形例，获得与上述实施方式同样的效果。
另外，在上述实施方式中，使用在密封体内密封2个半导体芯片的例来进行了说明，但是上述实施方式及其变形例还能够应用于在密封体内密封1个半导体芯片的半导体装置及其制造方法。例如，下面记载上述实施方式中记载的内容的一部分。
[附记1]
一种半导体装置，具有：
第一半导体芯片，具有多个第一焊盘电极；
由树脂构成的密封体，对所述第一半导体芯片进行密封，具备主面、位于所述主面的相反侧的背面、在所述主面沿着第一方向延伸的第一边、位于所述第一边的相反侧的第二边、沿着与所述第一方向正交的第二方向延伸的第三边、位于所述第三边的相反侧的第四边、将所述第一边与所述背面连接的第一侧面、将所述第二边与所述背面连接的第二侧面、将所述第三边与所述背面连接的第三侧面以及将所述第四边与所述背面连接的第四侧面；以及
多个第一引线，从所述第一侧面突出，各自具有被所述密封体覆盖的内引线部和从所述密封体暴露的外引线部，沿所述第二方向延伸，
其中，所述多个第一引线包括通过第一导线来与所述第一焊盘电极连接的多个第二引线、在所述多个第一引线中最接近所述第三边的第三引线以及在所述多个第一引线中最接近所述第四边的第四引线，
所述第三引线的所述内引线部包含的沿所述第二方向延伸的第一部分的长度比所述第四引线的所述内引线部包含的沿所述第二方向延伸的第二部分的长度长。
[附记2]
在附记1所记载的半导体装置中，
所述第三引线和所述第四引线与所述第一半导体芯片电分离。
[附记3]
在附记1所记载的半导体装置中，
所述第三引线的所述内引线部包含的沿所述第二方向延伸的所述第一部分的长度比所述第二引线的所述内引线部包含的沿所述第二方向延伸的第三部分的长度长。
[附记4]
在附记1所记载的半导体装置中，还具有：
树脂注入部痕迹，形成于所述第三侧面，配置于相比于所述第二边更接近所述第一边的位置；以及
树脂排出部痕迹，形成于所述第四侧面，配置于相比于所述第一边更接近所述第二边的位置。
[附记5]
在附记4所记载的半导体装置中，
所述树脂注入部痕迹在所述第二方向上具有第一宽度，所述第一宽度的1/3以上的区域与所述第三引线的所述内引线部的所述第一部分重叠。
[附记6]
在附记4所记载的半导体装置中，
所述树脂注入部痕迹在从所述密封体的所述主面向所述背面的方向上具有第一厚度，在俯视观察时，所述第三边与所述第三引线的所述内引线部之间的间隔大于所述第一厚度。
[附记7]
在附记1所记载的半导体装置中，还具有：
第二半导体芯片，具有多个第二焊盘电极，配置于所述第一半导体芯片与所述第二边之间；
第二导线，将所述第二焊盘电极与所述第一焊盘电极进行连接；以及
多个第五引线，从所述第二侧面突出，
其中，所述第五引线包括通过第三导线来与所述第二焊盘电极连接的多个第六引线。
[附记8]
在附记7所记载的半导体装置中，
所述第一引线的根数与所述第五引线的根数相等。
[附记9]
在附记8所记载的半导体装置中，
所述第六引线的根数比所述第二引线的根数多。
[附记10]
在附记7所记载的半导体装置中，还具有：
第一芯片搭载部，搭载所述第一半导体芯片；
第二芯片搭载部，搭载所述第二半导体芯片；以及
悬吊引线，其端部从所述第三侧面暴露，
其中，在所述第二方向上，所述第三引线的所述内引线部与所述悬吊引线之间的第一相离距离为所述第一芯片搭载部与所述第二芯片搭载部之间的第二相离距离以上。
[附记11]
一种半导体装置的制造方法，具有：
(a)工序，准备具备第一芯片搭载部、搭载于所述第一芯片搭载部且具有多个第一焊盘电极的第一半导体芯片以及设置于所述第一半导体芯片的周围的多个第一引线的引线框架；以及
(b)工序，在形成于第一模具与第二模具的接合面的空腔内收容搭载有所述第一半导体芯片的所述引线框架之后，向所述空腔内供给树脂，由此形成对所述第一半导体芯片、所述第一芯片搭载部、所述多个第一引线进行密封的密封体，
其中，在俯视观察时，所述密封体具备沿着第一方向延伸的第一边、位于所述第一边的相反侧的第二边、沿着与所述第一方向交叉的第二方向延伸的第三边、位于所述第三边的相反侧的第四边，
在俯视观察时，所述多个第一引线从所述密封体的所述第一边突出，所述第一引线各自具备被所述密封体覆盖的内引线部和从所述密封体暴露的外引线部，
所述多个第一引线具有各自通过第一导线来与所述第一焊盘电极连接的多个第二引线、在所述第一引线中最接近所述第三边的第三引线以及在所述第一引线中最接近所述第四边的第四引线，
在所述(b)工序中，在所述第三边，从设置于所述第一模具的树脂供给部向所述空腔内供给所述树脂，
所述第三引线的所述内引线部包含的沿所述第二方向延伸的第一部分的长度比所述第四引线的所述内引线部包含的沿所述第二方向延伸的第二部分的长度长。
[附记12]
在附记11所记载的半导体装置的制造方法中，
所述第三引线和所述第四引线与所述第一半导体芯片电分离。
[附记13]
在附记11所记载的半导体装置的制造方法中，
所述第三引线的所述内引线部包含的沿所述第二方向延伸的所述第一部分的长度比所述第二引线的所述内引线部包含的沿所述第二方向延伸的第三部分的长度长。
[附记14]
在附记11所记载的半导体装置的制造方法中，
所述多个第二引线的所述内引线部、所述第三引线的所述内引线部以及所述第四引线的所述内引线部仅沿所述第二方向延伸。
[附记15]
在附记11所记载的半导体装置的制造方法中，
在俯视观察时，所述多个第一引线具有从所述密封体的所述第一边突出并与所述第三引线邻接地沿所述第二方向延伸的第五引线，
所述第五引线与所述第三引线在所述密封体的内部被连结。
[附记16]
在附记11所记载的半导体装置的制造方法中，
所述树脂供给部仅形成于所述第一模具，未形成于所述第二模具。
[附记17]
在附记11所记载的半导体装置的制造方法中，
在所述(b)工序中，在所述第四边，从设置于所述第一模具的树脂排出部向所述空腔外排出所述树脂。
[附记18]
在附记11所记载的半导体装置的制造方法中，
在所述(b)工序中，所述第三引线的所述内引线部的所述第一部分与所述第二方向上的所述树脂供给部的1/3以上的区域重叠。
[附记19]
在附记11所记载的半导体装置的制造方法中，
在所述(b)工序之后还具有(c)工序，在该(c)工序中，在从所述第一模具和所述第二模具取出所述密封体之后，将与所述树脂供给部对应的位置的所述树脂从所述密封体分离，
所述密封体的所述第三边与所述第三引线的内引线部之间的距离大于所述树脂供给部的厚度。
[附记20]
在附记11所记载的半导体装置的制造方法中，
在所述(a)工序中，所述引线框架还具备第二芯片搭载部、搭载于所述第二芯片搭载部且具有多个第二焊盘电极的第二半导体芯片以及设置于所述第二半导体芯片的周围且在俯视观察时从所述第二边突出的多个第五引线，
所述多个第一引线的根数与所述多个第五引线的根数相等。
[附记21]
在附记20所记载的半导体装置的制造方法中，
所述多个第五引线包括多个各自通过第二导线来与所述第二焊盘电极连接的第六引线，所述第六引线的根数比所述第二引线的根数多。

Claims (15)

1.一种半导体装置的制造方法，包括以下的工序：
(a)工序，准备引线框架，该引线框架具备将多个第一引线相互连结且在俯视观察时沿第一方向延伸的第一连结杆、将多个第二引线相互连结且在俯视观察时沿所述第一方向延伸的第二连结杆、与所述第一连结杆及所述第二连结杆分别连结的连结部、在俯视观察时配置于所述第一连结杆与所述第二连结杆之间的第一芯片搭载部以及在俯视观察时配置于所述第一芯片搭载部与所述第二连结杆之间的第二芯片搭载部；
(b)工序，在所述(a)工序之后，在所述第一芯片搭载部搭载第一半导体芯片，在所述第二芯片搭载部搭载第二半导体芯片；以及
(c)工序，在所述(b)工序之后，用第一模具和第二模具夹持分别搭载有所述第一半导体芯片和所述第二半导体芯片的所述引线框架，经由形成于所述第一模具且设置于与所述引线框架的所述连结部重叠的位置的浇口部向由所述第一模具和所述第二模具规定的空腔供给树脂，形成对所述多个第一引线各自的一部分、所述多个第二引线各自的一部分、所述第一芯片搭载部、所述第二芯片搭载部、所述第一半导体芯片以及所述第二半导体芯片进行密封的密封体，
在此，
所述多个第一引线各自具有被所述密封体覆盖的内引线部和从所述密封体暴露的外引线部，
所述多个第一引线具有：第三引线，具有在与所述第一方向正交的第二方向上位于所述第一连结杆与所述第一芯片搭载部之间的所述内引线部；以及第四引线，具有不位于所述第一连结杆与所述第一芯片搭载部之间的所述内引线部，
在俯视观察时，所述第一芯片搭载部具有沿着所述第一连结杆延伸的第一边、位于所述第一边的相反侧的第二边、沿着所述第二方向延伸的第三边、位于所述第三边的相反侧且沿着所述第二方向延伸的第四边，
在俯视观察时，所述第一芯片搭载部的所述第一边位于所述第一连结杆与所述第一芯片搭载部的所述第二边之间，
在所述第二方向上，从通过所述第一连结杆与所述第二连结杆的中点且沿所述第一方向延伸的第一虚拟线到所述第一芯片搭载部的所述第一边的所述第二方向上的距离大于所述第三引线的所述内引线部的所述第二方向上的长度，
所述第四引线的所述内引线部的所述第二方向上的长度大于所述第三引线的所述内引线部的所述第二方向上的长度，
在所述(c)工序中，在用所述第一模具和所述第二模具夹持了所述引线框架时，在俯视观察时，所述第一模具的所述浇口部位于相比于所述第二连结杆更接近所述第一连结杆的位置，
在所述(c)工序中，在用所述第一模具和所述第二模具夹持了所述引线框架时，在俯视观察时，所述第四引线的所述内引线部的一部分位于所述第一芯片搭载部与所述浇口部之间，
在所述(c)工序中，在用所述第一模具和所述第二模具夹持了所述引线框架时，所述第四引线的所述内引线部的一部分与所述浇口部在所述第一方向上的间隔小于所述第四引线的所述内引线部的一部分与所述第一芯片搭载部在所述第一方向上的间隔，
在所述(c)工序中，以在俯视观察时使所述第四引线的所述内引线部的所述一部分位于第二虚拟线上的方式用所述第一模具和所述第二模具夹持了所述引线框架的状态下，将所述树脂供给到所述空腔内，其中，该第二虚拟线是以通过所述浇口部的方式沿所述第一方向延伸的虚拟线。
2.根据权利要求1所述的半导体装置的制造方法，其中，还包括：
(d)工序，在所述(c)工序之后，从所述第一模具与所述第二模具之间取出形成有所述密封体的所述引线框架，将与所述密封体连结且位于所述第一模具的所述浇口部的浇口树脂从所述密封体分离，
在此，所述密封体具有主面和位于所述主面的相反侧的背面，
在俯视观察时，所述主面具有沿着所述第一方向延伸的第五边、位于所述第五边的相反侧的第六边、沿着所述第二方向延伸的第七边以及位于所述第七边的相反侧的第八边，
所述密封体还具有将所述第五边与所述背面连接的第一侧面、将所述第六边与所述背面连接的第二侧面、将所述第七边与所述背面连接的第三侧面以及将所述第八边与所述背面连接的第四侧面，
所述第三侧面具有位于与所述浇口部对应的位置的树脂注入部痕迹。
3.根据权利要求2所述的半导体装置的制造方法，其中，
从所述主面向所述背面的第三方向上的所述树脂注入部痕迹的厚度小于所述第一方向上的从所述第七边到所述第四引线的长度。
4.根据权利要求1所述的半导体装置的制造方法，其中，
在所述(b)工序中，
所述第一半导体芯片具有多个第一焊盘电极，
所述第二半导体芯片具有多个第二焊盘电极，
所述多个第一焊盘电极的数量比所述多个第二焊盘电极的数量少，
所述第一半导体芯片的平面面积小于所述第二半导体芯片的平面面积。
5.根据权利要求1所述的半导体装置的制造方法，其中，
所述第四引线的所述内引线部的所述第二方向上的长度大于在所述第二方向上从所述第一虚拟线到所述第一芯片搭载部的所述第一边的所述第二方向上的距离。
6.根据权利要求1所述的半导体装置的制造方法，其中，
所述第四引线与所述第一半导体芯片及所述第二半导体芯片都不电连接。
7.根据权利要求1所述的半导体装置的制造方法，其中，
所述多个第一引线具有第五引线，该第五引线具有不位于所述第一连结杆与所述第一芯片搭载部之间的所述内引线部，
在俯视观察时，所述第三引线位于所述第四引线与所述第五引线之间，
所述第五引线的所述内引线部的所述第二方向上的长度小于所述第四引线的所述内引线部的所述第二方向上的长度。
8.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第二方向上，所述多个第一引线具有第六引线，该第六引线具有不位于所述第一连结杆与所述第一芯片搭载部之间的所述内引线部，
在俯视观察时，所述第六引线位于所述第三引线与所述第四引线之间，
所述第六引线的所述内引线部与所述第四引线的所述内引线部连接。
9.一种半导体装置，具有：
第一半导体芯片；
第二半导体芯片；
第一芯片搭载部，搭载有所述第一半导体芯片；
第二芯片搭载部，搭载有所述第二半导体芯片；
多个第一引线和多个第二引线，配置于所述第一芯片搭载部和所述第二芯片搭载部的周围；以及
密封体，对所述第一半导体芯片、所述第二半导体芯片、所述第一芯片搭载部、所述第二芯片搭载部、所述多个第一引线各自的一部分以及所述多个第二引线各自的一部分进行了密封，
所述密封体具有主面和位于所述主面的相反侧的背面，
在俯视观察时，所述主面具有沿着第一方向延伸的第一边、位于所述第一边的相反侧的第二边、沿着与所述第一方向正交的第二方向延伸的第三边以及位于所述第三边的相反侧的第四边，
所述密封体还具有将所述第一边与所述背面连接的第一侧面、将所述第二边与所述背面连接的第二侧面、将所述第三边与所述背面连接的第三侧面以及将所述第四边与所述背面连接的第四侧面，
所述第三侧面具有树脂注入部痕迹，
在俯视观察时，所述多个第一引线沿着所述主面的所述第一边配置，
在俯视观察时，所述多个第二引线沿着所述主面的所述第二边配置，
所述多个第一引线各自具有被所述密封体覆盖的内引线部和从所述密封体暴露的外引线部，
所述多个第一引线具有：第三引线，具有在所述第二方向上位于所述第一边与所述第一芯片搭载部之间的所述内引线部；以及第四引线，具有不位于所述第一边与所述第一芯片搭载部之间的所述内引线部，
在俯视观察时，所述第一芯片搭载部具有沿着所述第一边延伸的第五边、位于所述第五边的相反侧的第六边、沿着所述第三边延伸的第七边以及位于所述第七边的相反侧且沿着所述第四边延伸的第八边，
在俯视观察时，所述第一芯片搭载部的所述第五边位于所述第一边与所述第一芯片搭载部的所述第六边之间，
在所述第二方向上，从通过所述第一边与所述第二边的中点且沿所述第一方向延伸的第一虚拟线到所述第一芯片搭载部的所述第五边的所述第二方向上的距离大于所述第三引线的所述内引线部的所述第二方向上的长度，
所述第四引线的所述内引线部的所述第二方向上的长度大于所述第三引线的所述内引线部的所述第二方向上的长度，
在俯视观察时，所述树脂注入部痕迹位于相比于所述第二边更接近所述第一边的位置，
在俯视观察时，所述第四引线的所述内引线部的一部分位于所述第一芯片搭载部与所述树脂注入部痕迹之间，
在俯视观察时，所述第四引线的所述内引线部的一部分与所述树脂注入部痕迹在所述第一方向上的间隔小于所述第四引线的所述内引线部的一部分与所述第一芯片搭载部在所述第一方向上的间隔，
在俯视观察时，所述第四引线的所述内引线部的所述一部分位于以通过所述树脂注入部痕迹的方式沿着所述第一边延伸的第二虚拟线上。
10.根据权利要求9所述的半导体装置，其中，
从所述主面向所述背面的第三方向上的所述树脂注入部痕迹的厚度小于所述第一方向上的从所述第三边到所述第四引线的长度。
11.根据权利要求9所述的半导体装置，其中，
所述第一半导体芯片具有多个第一焊盘电极，
所述第二半导体芯片具有多个第二焊盘电极，
所述多个第一焊盘电极的数量比所述多个第二焊盘电极的数量少，
所述第一半导体芯片的平面面积小于所述第二半导体芯片的平面面积。
12.根据权利要求9所述的半导体装置，其中，
所述第四引线的所述内引线部的所述第二方向上的长度大于在所述第二方向上从所述第一虚拟线到所述第一芯片搭载部的所述第一边的所述第二方向上的距离。
13.根据权利要求9所述的半导体装置，其中，
所述第四引线与所述第一半导体芯片及所述第二半导体芯片都不电连接。
14.根据权利要求9所述的半导体装置，其中，
所述多个第一引线具有第五引线，该第五引线具有不位于所述第一边与所述第一芯片搭载部之间的所述内引线部，
在俯视观察时，所述第三引线位于所述第四引线与所述第五引线之间，
所述第五引线的所述内引线部的所述第二方向上的长度小于所述第四引线的所述内引线部的所述第二方向上的长度。
15.根据权利要求9所述的半导体装置，其中，
在所述第二方向上，所述多个第一引线具有第六引线，该第六引线具有不位于所述第一边与所述第一芯片搭载部之间的所述内引线部，
在俯视观察时，所述第六引线位于所述第三引线与所述第四引线之间，
所述第六引线的所述内引线部与所述第四引线的所述内引线部连接。
CN201810092368.3A 2017-03-21 2018-01-31 半导体装置的制造方法和半导体装置 Active CN108630630B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-054230 2017-03-21
JP2017054230A JP6768569B2 (ja) 2017-03-21 2017-03-21 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
CN108630630A CN108630630A (zh) 2018-10-09
CN108630630B true CN108630630B (zh) 2023-05-12

Family

ID=63583616

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810092368.3A Active CN108630630B (zh) 2017-03-21 2018-01-31 半导体装置的制造方法和半导体装置

Country Status (4)

Country Link
US (2) US10403513B2 (zh)
JP (1) JP6768569B2 (zh)
CN (1) CN108630630B (zh)
TW (1) TWI735748B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device
US10439065B2 (en) * 2017-10-11 2019-10-08 Texas Instruments Incorporated Inverted leads for packaged isolation devices
CN109904123B (zh) * 2018-12-30 2020-09-11 杭州大和热磁电子有限公司 一种具有水气密封功能的半导体模块及其制造方法
JP7092269B2 (ja) * 2019-08-06 2022-06-28 富士電機株式会社 半導体モジュール
JP7207612B2 (ja) * 2020-06-29 2023-01-18 富士電機株式会社 半導体モジュールのケース及び半導体モジュールのケースの製造方法
CN112133688A (zh) * 2020-11-25 2020-12-25 苏州纳芯微电子股份有限公司 多基岛引线框架的封装结构
CN112895295A (zh) * 2021-01-20 2021-06-04 深圳市合川医疗科技有限公司 一种用于单细胞捕获芯片的模具或注塑工艺
WO2024070967A1 (ja) * 2022-09-29 2024-04-04 ローム株式会社 信号伝達装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1459855A (zh) * 2002-05-21 2003-12-03 株式会社日立制作所 半导体器件及其制造方法
CN101136395A (zh) * 2006-08-30 2008-03-05 株式会社电装 包括两片带有多个电子元件的衬底的功率电子封装件
CN101542723A (zh) * 2006-10-06 2009-09-23 美高森美公司 高温、高压SiC无空隙电子封装
CN104160493A (zh) * 2012-03-07 2014-11-19 丰田自动车株式会社 半导体装置及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104364A (ja) * 1992-09-22 1994-04-15 Sony Corp リードフレーム、これを用いた半導体チップのモールド方法及びモールド用金型
JPH0846119A (ja) 1994-08-02 1996-02-16 Sony Corp リードフレームおよびこれを用いた半導体装置
JPH10163402A (ja) * 1996-11-29 1998-06-19 Mitsui High Tec Inc リードフレーム
JPH10340976A (ja) * 1997-04-10 1998-12-22 Nittetsu Semiconductor Kk 樹脂封止型半導体装置
CN100377347C (zh) * 2002-06-05 2008-03-26 株式会社瑞萨科技 半导体器件
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2012109435A (ja) * 2010-11-18 2012-06-07 Renesas Electronics Corp 半導体装置の製造方法
JP6129659B2 (ja) * 2013-06-25 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10373895B2 (en) * 2016-12-12 2019-08-06 Infineon Technologies Austria Ag Semiconductor device having die pads with exposed surfaces

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1459855A (zh) * 2002-05-21 2003-12-03 株式会社日立制作所 半导体器件及其制造方法
CN101136395A (zh) * 2006-08-30 2008-03-05 株式会社电装 包括两片带有多个电子元件的衬底的功率电子封装件
CN101542723A (zh) * 2006-10-06 2009-09-23 美高森美公司 高温、高压SiC无空隙电子封装
CN104160493A (zh) * 2012-03-07 2014-11-19 丰田自动车株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
TWI735748B (zh) 2021-08-11
US10811281B2 (en) 2020-10-20
US20180277397A1 (en) 2018-09-27
US10403513B2 (en) 2019-09-03
TW201901898A (zh) 2019-01-01
US20190318939A1 (en) 2019-10-17
JP2018157134A (ja) 2018-10-04
CN108630630A (zh) 2018-10-09
JP6768569B2 (ja) 2020-10-14

Similar Documents

Publication Publication Date Title
CN108630630B (zh) 半导体装置的制造方法和半导体装置
EP2824696B1 (en) Semiconductor device and method of manufacture thereof
DE112017007415B4 (de) Halbleiterbauelement, Verfahren zur Herstellung desselben und Leistungswandlervorrichtung
DE112009001315T5 (de) Vollbrückenmodul mit vier MOSFETs
US10037932B2 (en) Semiconductor device and method of manufacturing the same
DE112018007457B4 (de) Halbleitervorrichtung
KR20040086434A (ko) 리드프레임 인덕터
US20190088577A1 (en) Semiconductor device
CN107275316A (zh) 具有源极在下配置的晶体管管芯和漏极在下配置的晶体管管芯的半导体封装
US20230343684A1 (en) Semiconductor device
DE112015000210T5 (de) Halbleitervorrichtung
DE102015104996A1 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE102016101433A1 (de) Multi-Chip-Halbleiterleistungsgehäuse
DE102017108172B4 (de) SMD-Package und Verfahren zur Herstellung eines SMD-Packages
DE112014003204T5 (de) Leistungsmodul
DE102019121229A1 (de) Elektronische Vorrichtungen mit elektrisch isolierten Lastelektroden
DE112021004935T5 (de) Halbleiterbauteil
US20220216135A1 (en) Semiconductor Device and Method For Manufacture of Semiconductor Device
US20180108601A1 (en) Molded intelligent power module and method of making the same
DE112021000197B4 (de) Halbleiterbauteil
EP3869540A1 (en) Power semiconductor device, and method for manufacturing same
EP0420267B1 (en) Apparatus for producing semiconductor devices
CN115702466A (zh) 引线框架电容器
DE112020007132T5 (de) Halbleitervorrichtung
DE102022116198A1 (de) Eingekapseltes Package mit freiliegenden elektrisch leitfähigen Strukturen und einer Seitenwandaussparung

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant