CN108573866B - 氧化膜去除方法和装置以及接触部形成方法和*** - Google Patents

氧化膜去除方法和装置以及接触部形成方法和*** Download PDF

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Abstract

本发明提供氧化膜去除方法和装置以及接触部形成方法和***。该氧化膜去除方法在将形成于图案底部的硅部分的含硅氧化膜去除时抑制CD损失。所述氧化膜去除方法用于在具有形成有规定图案的绝缘膜并且具有形成于图案的底部的硅部分的含硅氧化膜的被处理基板中去除含硅氧化膜,所述氧化膜去除方法包括以下工序:通过基于碳系气体的等离子体的离子性的各向异性等离子体蚀刻,来将形成于图案的底部的含硅氧化膜去除;通过化学蚀刻,来去除各向异性等离子体蚀刻后的含硅氧化膜的残余部分;以及去除在化学蚀刻后残留的残渣。

Description

氧化膜去除方法和装置以及接触部形成方法和***
技术领域
本发明涉及一种氧化膜去除方法和装置以及接触部形成方法和***。
背景技术
在接触孔、沟槽等图案的底部的硅的表面形成由硅化物构成的接触部的情况下,需要将形成于硅表面的自然氧化膜去除,作为去除图案底部的自然氧化膜的技术,已知一种基于离子性蚀刻的各向异性蚀刻(例如专利文献1)。
另一方面,例如在作为三维器件的鳍型沟道场效应晶体管(鳍式FET)中,在形成于绝缘膜(SiO2膜和SiN膜)的微细沟槽的底部形成具有多个Si鳍的鳍型沟道,在其源极和漏极部分例如形成Ti膜来作为接触金属,由此形成接触部。通过使Si或SiGe在Si鳍外延生长来形成鳍型沟道的源极和漏极部分,从使接触性能良好的观点来看,在形成接触金属前,进行将形成于源极和漏极部分的表面的自然氧化膜(SiO2膜)去除的工序。
作为这样的去除鳍式FET的源极和漏极的自然氧化膜的技术,也能够使用基于上述的离子性蚀刻的各向异性蚀刻。
另外,鳍式FET的源极和漏极部分的构造复杂,因此作为能将离子难以到达的部分的自然氧化膜也去除的处理,对COR(Chemical Oxide Removal:化学氧化物去除)处理进行了研究。COR处理是使用HF气体和NH3气体且通过无等离子体的干蚀刻来去除氧化膜的处理,例如在专利文献2等中有记载。
专利文献1:日本特开2003-324108号公报
专利文献2:国际公开第2007/049510号手册
发明内容
发明要解决的问题
另外,COR处理是各向同性的处理,因此当在去除沟槽底部的自然氧化膜时使用COR处理时,沟槽侧壁的绝缘膜也被蚀刻,产生CD损失。近年来,随着器件的微细化取得进展,要求沟槽与沟槽之间的绝缘膜的宽度小于10nm,并且当沟槽侧壁的绝缘膜被蚀刻而产生CD损失时,可能存在发生泄漏的问题。因此,需要极力抑制CD损失。另外,当元件的微细化进一步取得进展时,即使在使用基于离子性蚀刻的各向异性蚀刻的情况下,CD损失的影响也不容忽视。
因而,本发明的课题在于提供一种能够在将形成于沟槽之类的图案的底部的硅部分的含硅氧化膜去除时抑制CD损失的技术、以及在使用这样的技术去除氧化膜后的图案的底部形成接触部的技术。
用于解决问题的方案
为了解决上述课题,本发明的第一观点提供一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下工序:通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;通过化学蚀刻来去除所述各向异性等离子体蚀刻后的所述含硅氧化膜的残余部分;以及去除在所述化学蚀刻后残留的残渣。
在上述第一观点的氧化膜去除方法中,也可以是,所述图案的底部的所述含硅氧化膜为形成于所述图案的底部的所述硅部分的表面的自然氧化膜。
另外,所述被处理基板用于形成鳍式FET,具有硅鳍和由形成于该硅鳍的前端部分的、由Si或SiGe构成的外延生长部,所述外延生长部构成所述硅部分。
能够通过利用含H2气体的等离子体进行的含H2等离子体处理,来进行去除所述残渣的工序。
还能够包括以下工序:在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,其中,在去除所述残渣的工序中,去除由于所述化学蚀刻产生的反应产物。
在该情况下,去除所述碳系保护膜的工序能够包括利用含H2气体的等离子体进行的含H2等离子体处理。在该情况下,能够通过以下方式来进行去除所述碳系保护膜的工序:在向所述被处理基板供给含O2气体之后,进行所述含H2等离子体处理;利用H2气体和N2气体的等离子体进行的H2/N2等离子体处理;以及利用H2气体和NH3气体的等离子体进行的H2/NH3等离子体处理。另外,能够通过O2气体等离子体处理来进行去除所述碳系保护膜的工序。
优选通过氟化碳系气体或氟化烃系气体的等离子体来进行所述各向异性蚀刻。优选将压力设为0.1Torr以下来进行所述各向异性蚀刻。优选通过使用NH3气体和HF气体的气体处理来进行所述化学蚀刻。
也可以是,所述绝缘膜包括SiO2膜。另外,优选在10℃~150℃的范围内的同一温度下进行各所述工序,更优选在20℃~60℃的范围内的同一温度下进行各所述工序。另外,优选在一个处理容器内连续地进行各所述工序。
本发明的第二观点提供一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下工序:通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;以及在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,其中,在去除所述碳系保护膜的工序中,在向所述被处理基板供给含O2气体之后,进行利用含H2气体的等离子体进行的含H2等离子体处理。
在上述第二观点的氧化膜去除方法中,能够将流量设为10sccm~5000sccm、将时间设为0.1sec~60sec来进行所述含O2气体的供给。更优选的是,将流量设为100sccm~1000sccm、将时间设为1sec~10sec。另外,能够将压力设为0.02Torr~0.5Torr、将H2气体流量设为10sccm~5000sccm、将射频(RF)功率设为10W~1000W、将时间设为1sec~120sec来进行所述含H2等离子体处理。更优选的是,压力:0.05Torr~0.3Torr、H2气体流量:100sccm~1000sccm、RF功率:100W~500W、时间:5sec~90sec。另外,也能够通过一次处理来进行含O2气体流+含H2等离子体处理,但在总计的处理时间相同的情况下也期望分为多次处理来实施,例如通过三个周期来进行处理等。
本发明的第三观点提供一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下工序:通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;以及在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,其中,通过利用H2气体和N2气体的等离子体进行的H2/N2等离子体处理,来进行去除所述碳系保护膜的工序。
在上述第三观点的氧化膜去除方法中,能够将压力设为0.02Torr~0.5Torr、将H2气体流量设为10sccm~5000sccm、将N2气体流量设为5sccm~5000sccm、将RF功率设为10W~1000W、将时间设为1sec~120sec来进行所述H2/N2等离子体处理。更优选的是,压力:0.05Torr~0.3Torr、H2气体流量:100sccm~1000sccm、N2气体流量:10sccm~1000sccm、RF功率:100W~500W、时间:10sec~90sec。
本发明的第四观点提供一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下步骤:通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;以及在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,其中,通过利用H2气体和NH3气体的等离子体进行的H2/NH3等离子体处理,来进行去除所述碳系保护膜的工序。
在上述第四观点中,能够将压力设为0.1Torr~1.0Torr、将H2气体流量设为10sccm~5000sccm、将NH3气体流量设为1sccm~1000sccm、将RF功率设为10W~1000W、将时间设为1sec~150sec来进行所述H2/NH3等离子体处理。更优选的是,压力:0.3Torr~0.7Torr、H2气体流量:100sccm~700sccm、NH3气体流量:5sccm~500sccm、RF功率:50W~500W、时间:10sec~120sec。优选的是,所述H2/NH3等离子体处理的、NH3气体相对于H2气体与NH3气体之和的流量比处于0.1%~25%的范围。
本发明的第五观点提供一种氧化膜去除装置,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除装置的特征在于,具有:处理容器,其用于收纳所述被处理基板;处理气体供给机构,其用于向所述处理容器内供给规定的处理气体;排气机构,其用于对所述处理容器内进行排气;等离子体生成机构,其用于在所述处理容器内生成等离子体;以及控制部,其对所述处理气体供给机构、所述排气机构以及所述等离子体生成机构进行控制,其中,所述控制部对所述处理气体供给机构、所述排气机构以及所述等离子体生成机构进行控制,以执行上述第一观点至第四观点中的任一观点的氧化膜去除方法。
本发明的第六观点提供一种接触部形成方法,其特征在于,包括以下工序:在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中,通过上述第一至第四观点中的任一观点所述的方法来去除所述含硅氧化膜;在去除所述含硅氧化膜后形成金属膜;以及使所述硅部分与所述金属膜反应来在所述图案的底部形成接触部。
能够通过CVD或ALD来进行形成所述金属膜的工序。
本发明的第七观点提供一种接触部形成***,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,且在所述硅部分形成接触部,所述接触部形成***的特征在于,具有:所述第四观点的氧化膜去除装置,其去除所述被处理基板的所述含硅氧化膜;金属膜成膜装置,其在去除所述含硅氧化膜之后成形成金属膜;真空搬送室,其与所述氧化膜去除装置及所述金属膜成膜装置连接;以及搬送机构,其设置在所述真空搬送室内。
作为所述金属膜成膜装置,能够使用通过CVD或ALD来形成金属膜的装置。
本发明的第八观点提供一种存储介质,存储有用于在计算机上进行动作来控制氧化膜去除装置的程序,所述存储介质的特征在于,所述程序在被执行时,使计算机控制所述氧化膜去除装置,以使该氧化膜去除装置执行上述第一至第四观点中的任一观点的氧化膜去除方法。
本发明的第九观点提供一种存储介质,存储有用于在计算机上进行动作来控制接触部形成***的程序,所述存储介质的特征在于,所述程序在被执行时,使计算机控制所述接触部形成***,以使该接触部形成***执行上述第六观点的接触部形成方法。
发明的效果
根据本发明,在通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻来将形成于图案底部的硅部分的含硅氧化膜去除之后,通过化学蚀刻来去除含硅氧化膜的残余部分,接着去除在化学蚀刻后残留的残渣,因此能够在将形成于图案底部的硅部分的含硅氧化膜去除时抑制CD损失。
附图说明
图1是第一实施方式所涉及的氧化膜去除方法的流程图。
图2是第一实施方式所涉及的氧化膜去除方法的工序截面图。
图3是表示应用第一实施方式所涉及的氧化膜去除方法的用于形成鳍式FET的构造体的、沿着与沟槽正交的方向上的截面图。
图4是表示应用第一实施方式所涉及的氧化膜去除方法的用于形成鳍式FET的构造体的、沿着沟槽的方向上的截面图。
图5是第一实施方式的其它例所涉及的氧化膜去除方法的流程图。
图6是表示图5的工序的一部分的工序截面图。
图7是表示包括第一实施方式的氧化膜去除方法的接触部形成方法的一例的流程图。
图8是表示包括第一实施方式的氧化膜去除方法的接触部形成方法的一例的工序截面图。
图9是表示氧化膜去除装置的一例的截面图。
图10是概要性地表示具备氧化膜去除装置的接触部形成***的水平截面图。
图11是表示第二实施方式所涉及的氧化膜去除方法的流程图。
图12是表示第二实施方式所涉及的氧化膜去除方法的工序截面图。
图13是用于说明第二实施方式所涉及的氧化膜去除方法的机制的图。
图14是关于第二实施方式的实验例中的利用C4F8气体对Si基板进行蚀刻的情况(样本1)、在利用C4F8气体进行蚀刻后进行O2灰化的情况(样本2)、在利用C4F8气体进行蚀刻后进行H2灰化的情况(样本3)、在利用C4F8气体进行蚀刻后按照第二实施方式进行O2流+H2等离子体处理的情况(样本4)示出测定残留碳浓度的结果的图。
图15是关于图14的样本1~4示出测定残留氧浓度的结果的图。
图16是关于第二实施方式的实验例中的样本4以及H2灰化200W、H2灰化500W的情况示出残留碳浓度相对于等离子体时间的变化的图。
图17是表示第二实施方式的实验例中的、在去除Si基板的自然氧化膜之后通过等离子体CVD对Ti进行成膜来形成TiSi接触部时的接触部的电阻率的图,是设为以下三种自然氧化膜去除的情况的图:只进行利用NH3气体和HF气体进行的COR处理的参照基准;在利用C4F8气体进行蚀刻后,在与样本4同样的条件下按照第二实施方式进行O2流+H2等离子体处理,之后进行COR处理(样本5);在利用C4F8气体进行蚀刻后进行H2灰化,之后进行COR处理(样本6)。
图18是图17的参照基准、样本5、样本6的截面的SEM(TEM)照片。
图19是表示实施SIMS测定来测定图17的参照基准、样本5、样本6的Ti膜与Si基板的界面附近的氧浓度的结果的图。
图20是第二实施方式的实验例中的在Si基板上的绝缘膜形成的沟槽的底部的自然氧化膜去除前的初始状态、在通过COR去除在Si基板上的绝缘膜形成的沟槽的底部的自然氧化膜之后形成Ti膜来形成TiSi接触部的情况(样本7)以及在按照第二实施方式进行C4F8蚀刻-O2流-H2等离子体处理后形成Ti膜来形成TiSi接触部的情况(样本8)的截面的TEM照片。
图21是表示第三实施方式所涉及的氧化膜去除方法的流程图。
图22是表示第三实施方式所涉及的氧化膜去除方法的工序截面图。
图23是关于第三实施方式的实验例中的对作为比较的Si基板利用C4F8气体进行蚀刻的情况(第二实施方式的样本1)、在利用C4F8气体进行蚀刻后进行O2流程+H2等离子体处理的情况(第二实施方式的样本4)、以及在利用C4F8气体进行蚀刻后进行H2/N2等离子体处理的情况(样本11)示出测定残留碳浓度的结果的图。
图24是关于图23的样本1、4、11示出测定残留氧浓度的结果的图。
图25是关于第三实施方式的实验例中的样本11以及H2灰化200W、H2灰化500W的情况示出残留碳浓度相对于等离子体时间的变化的图。
图26是表示第三实施方式的实验例中的在去除Si基板的自然氧化膜之后通过等离子体CVD对Ti进行成膜来形成TiSi接触部时的接触部的电阻率的图,是设为以下三种自然氧化膜去除的情况的图:只进行利用NH3气体和HF气体进行的COR处理的参照基准;在利用C4F8气体进行蚀刻后,在与样本11相同的条件下按照本实施方式进行H2/N2等离子体处理,之后进行COR处理(样本12);以及在利用C4F8气体进行蚀刻后进行H2灰化,之后进行COR处理(第二实施方式的样本6)。
图27是图26的参照基准、样本12、样本6的截面的SEM照片。
图28是表示实施SIMS测定来测定图26的参照基准、样本12、样本6的Ti膜与Si基板的界面附近的氧浓度的结果的图。
图29是第三实施方式的实验例中的在Si基板上的绝缘膜形成的沟槽的底部的自然氧化膜去除前的初始状态、在通过COR去除在Si基板上的绝缘膜形成的沟槽的底部的自然氧化膜之后形成Ti膜来形成TiSi接触部的情况(第二实施方式的样本7)、以及在按照第三实施方式进行C4F8蚀刻-H2/N2等离子体处理之后形成Ti膜来形成TiSi接触部的情况(样本13)的截面的TEM照片。
图30是表示在利用含有碳的气体的等离子体进行离子性的各向异性蚀刻时形成有含碳层的状态的示意图。
图31是表示H2/N2等离子体处理的处理时间与碳量之间的关系的图。
图32是表示第四实施方式所涉及的氧化膜去除方法的流程图。
图33是表示第四实施方式所涉及的氧化膜去除方法的工序截面图。
图34是关于第四实施方式的实验例中的只进行COR处理的情况(样本21)、在利用C4F8气体进行蚀刻后进行H2/N2等离子体处理的情况(样本22)、以及在利用C4F8气体进行蚀刻后进行O2灰化的情况(样本23)示出测定残留碳浓度的结果的图。
图35是表示第四实施方式的实验例中的O2等离子体处理的处理时间与氧化膜厚度之间的关系的图。
图36是表示第五实施方式所涉及的氧化膜去除方法的流程图。
图37是表示第五实施方式所涉及的氧化膜去除方法的工序截面图。
图38是关于第五实施方式的实验例中的样本31(第三实施方式)、样本32(NH3流量比“大”)、样本33(NH3流量比“中”、样本34(NH3流量比“小”)示出灰化时间与通过XPS测定出的残留碳浓度之间的关系的图。
图39是关于第五实施方式的实验例中的样本31(第三实施方式)、样本32(NH3流量比“大”)、样本33(NH3流量比“中”、样本34(NH3流量比“小”)示出灰化时间与通过XPS测定出的残留氟浓度之间的关系的图。
附图标记说明
1:硅基板;2:绝缘膜;3:沟槽(图案);4:自然氧化膜(硅氧化膜);5:碳系保护膜;6:残渣;11:金属膜;12:接触部;21:含碳层;22:氧化膜;23:反应产物;100:氧化膜去除装置;101:腔室;102:基座;105:喷淋头;110:气体供给机构;113:静电卡盘;115:高频电源;120:排气机构;140:控制部;200:金属膜成膜装置;300:接触部形成***;301:真空搬送室;302:加载互锁室;303:大气搬送室;306、308:搬送机构;W:硅晶圆(被处理基板)。
具体实施方式
下面,参照附图来具体地说明本发明的实施方式。
<第一实施方式>
[氧化膜去除方法]
首先,对第一实施方式所涉及的氧化膜去除方法进行说明。
图1是第一实施方式所涉及的氧化膜去除方法的流程图,图2是该工序截面图。
在本实施方式中,说明以下情况:在形成有沟槽来作为规定图案的被处理体中,在沟槽底部的硅部分对接触金属进行成膜来形成接触部之前,将形成于硅部分的表面的自然氧化膜去除。
首先,准备在硅基体1形成有绝缘膜2且在绝缘膜2形成有沟槽3来作为规定图案的被处理基板(硅晶圆)(步骤1;图2的(a))。在沟槽3的底部的硅部分形成有自然氧化膜(含硅氧化膜)4。绝缘膜2主要由SiO2膜构成。也可以部分为SiN膜。
作为这样的被处理基板(硅晶圆),例如能够列举用于形成鳍式FET的被处理基板。图3和图4表示用于形成鳍式FET的被处理基板的一例的截面图。此外,图3是沿着与沟槽3正交的方向上的截面图,图4是沿着沟槽3的方向上的截面图。在本例中,在沟槽3的底部具有多边形的外延生长部8来作为硅部分,该外延生长部8形成于Si鳍7的前端部分且由Si或SiGe构成,并且该外延生长部8构成源极和漏极。而且,在该外延生长部8的表面形成有自然氧化膜4。在本例中,绝缘膜2包括作为主要部分的SiO2膜9和构成底部的SiN膜10。此外,在图4中,用五边形示出外延生长部8,但外延生长部8也可以为四边形。
关于鳍式FET的沟槽,例如TopCD为8nm~10nm、深度为100nm~120nm,深宽比为12~15。
也可以是,在氧化膜去除处理之前对被处理体(硅晶圆)进行预清洗处理等清洁化处理。
接着,通过利用含有碳的气体的等离子体进行的离子性的各向异性蚀刻,来去除沟槽底部的自然氧化膜4(第一氧化膜去除步骤)(步骤2;图2的(b))。
在该工序中,利用离子的直行性进行各向异性蚀刻,作为含有碳的气体,能够优选使用CF4、C4F8等氟化碳系(CxFy系)气体。另外,也能够使用CH2F2等氟化烃系(CxHyFz系)气体。另外,也可以是除此以外还包含Ar气体等稀有气体以及N2气体之类的非活性气体并且还包含微量的O2气体的气体。
通过使用这些气体,在进行各向异性蚀刻时,在沟槽3的侧壁形成碳系的保护膜,因此能够在抑制侧壁的蚀刻进展的同时对自然氧化膜进行蚀刻。由此,能够在抑制CD损失的同时将沟槽底部的自然氧化膜4的大部分去除。
在进行步骤2的各向异性蚀刻时,为了确保离子的直线性,优选将压力尽量设定为低压,设定为约0.1Torr(13.3Pa)以下的程度。另外,由于进行等离子体处理,因此只要是低温即可,另外,不需进行严格的温度控制,但优选为与接下来的步骤3的温度相同的温度。
此外,关于在步骤2时形成于侧壁的碳系的保护膜,在步骤2之后既可以去除也可以不去除。
通过步骤2的第一氧化膜去除步骤,来将自然氧化膜4的大部分去除,但仅通过各向异性蚀刻无法将图4所示的鳍式FET的沟槽底部的具有复杂形状的外延生长部8表面的自然氧化膜去除。
因此,在步骤2的第一氧化膜去除步骤之后,通过化学蚀刻来将存在于沟槽3的底部的自然氧化膜4的残余部分去除(第二氧化膜去除步骤)(步骤3;图2的(c))。
化学蚀刻是无等离子体的、利用反应性气体进行的干蚀刻,是各向同性的蚀刻,因此能够将具有复杂形状的外延生长部8表面的自然氧化膜4去除。作为化学蚀刻,优选使用NH3气体和HF气体的COR处理。
在进行COR处理时,也可以使用除了NH3气体和HF气体之外还添加了Ar气体、N2气体等非活性气体来作为稀释气体的气体。
COR处理之类的化学蚀刻为各向同性蚀刻,因此担心沟槽侧壁也被蚀刻而产生CD损失,在步骤3中只是去除在沟槽底部略有残留的自然氧化膜,因此可以是短时间的处理,实际几乎不产生CD损失。另外,在不去除沟槽侧壁的碳系保护膜的情况下,碳系保护膜不与NH3气体及HF气体发生反应,因此能够进一步抑制沟槽侧壁的蚀刻。
在进行步骤3时,优选处理压力为0.01Torr~5Torr(1.33Pa~667Pa)左右。另外,能够将温度设为10℃~150℃左右的范围,其中优选更低的温度20℃~60℃。通过像这样在低温下进行处理,能够提高蚀刻面的平滑性。
在COR处理后去除碳保护膜的情况下,由于NH3气体与HF气体之间的反应而在绝缘膜2的上表面和沟槽3的底部形成主要由氟硅酸铵((NH4)2SiF6;AFS)构成的反应产物。此时,在侧壁也形成一些反应产物。另外,在预先未去除碳系保护膜的情况下,只在绝缘膜2的上表面和沟槽3的底部生成反应产物,在侧壁残留碳系保护膜,不生成反应产物。
像这样,在绝缘膜2的上表面和沟槽3的底部以及沟槽侧壁只残留反应产物、或残留由反应产物和碳系保护膜构成的残渣6,因此接下来将残留于沟槽3的侧壁和底部的残渣6去除(步骤4;图2的(d))。
此外,在步骤3的温度高到一定程度的情况下,在步骤3的处理中,作为反应产物的AFS的一部分气化而被去除。
优选的是,例如通过含H2气体的等离子体即H2等离子体来进行步骤4的残渣去除处理。由此,能够在抑制侧壁、底部的再氧化的同时去除残渣6。
在作为步骤4使用H2等离子体的情况下,由于是利用等离子体进行的去除处理,因此优选处理压力低至某种程度,由于侧壁的残渣也需要去除,因此优选比步骤2的直行性弱的直行性。因此,优选步骤4的处理压力为比步骤2的处理压力高的约0.5Torr(66.7Pa)以下。另外,由于是等离子体处理,因此能够在低温下进行,优选为与步骤3的温度相同的温度。
但是,在将沟槽侧壁的碳系保护膜与化学蚀刻后的反应产物同时去除的情况下,处理时间长,另外,存在无法充分去除的风险。
因此,如图5所示,优选在步骤2的第一氧化膜去除步骤之后立即进行碳系保护膜的去除处理(步骤5),在步骤4中只去除作为反应产物的AFS。
具体地说,如图6的(a)所示,在进行步骤2之后,在沟槽3的上表面、侧壁残留有碳系保护膜5,因此如图6的(b)所示,在步骤5中例如能够与步骤4同样地利用H2等离子体来去除碳系保护膜5。关于此时的条件,能够设为与步骤4相同的程度。
如以上那样,首先,在第一氧化膜去除步骤中,通过利用碳系气体的各向异性蚀刻,来去除沟槽3底部的自然氧化膜(SiO2膜)4,因此能够一边在沟槽的侧壁形成碳系保护膜一边进行蚀刻。因此,不用追加碳膜形成等附加的工序,而能够通过在蚀刻时形成的碳系保护膜来在防止侧壁的蚀刻所引起的CD损失的同时去除沟槽3底部的自然氧化膜4的大部分。另外,关于通过各向异性蚀刻去除不掉的自然氧化膜4,在第二氧化膜去除步骤中通过各向同性的化学蚀刻来去除,由于残留的自然氧化膜4只是少量的,因此处理时间可以为短时间,CD损失也少。因此,不经由复杂的工序就能够在抑制CD损失的同时去除沟槽3的底部的自然氧化膜。
因而,在如用于形成鳍式FET的构造体那样的、作为沟槽3底部的半导体部分的源极和漏极具有复杂的形状的情况下,能够在抑制了CD损失的状态下去除自然氧化膜。
另外,能够将步骤2~4或步骤2、5、3~4在大致相同的温度下进行,因此能够在短时间内进行自然氧化膜的去除处理,从而能够维持高的生产率。另外,这些工序均为气体处理,而且能够在相同温度下进行,因此能够在同一腔室内进行处理,由此能够以更短的时间进行自然氧化膜的去除处理。
[接触部形成方法]
接着,参照图7的流程图和图8的工序截面图来说明上述氧化膜去除处理后的接触部形成方法的一例。
在此,通过上述步骤1~4、或者通过对这些步骤1~4追加了作为碳系保护膜去除工序的步骤5后的处理,如图8的(a)所示那样进行沟槽3底部的自然氧化膜的去除(步骤11),之后,如图8的(b)所示那样通过CVD(Chemical Vapor Deposition:化学气相沉积)或ALD(Atomic Layer Deposition:原子层沉积)来形成接触金属的金属膜11(步骤12)。作为金属膜,能够使用Ti膜、Ta膜等。
然后,如图8的(c)所示,金属膜11在沟槽3的底部与硅反应,以自对准方式形成由金属硅酸盐(例如TiSi)构成的接触部12(步骤13)。
[氧化膜去除装置]
接着,对实施上述第一实施方式的氧化膜去除方法时使用的氧化膜去除装置的一例进行说明。图9是表示氧化膜去除装置的一例的截面图。
氧化膜去除装置100具有大致圆筒状的腔室(处理容器)101。腔室101例如由未实施表面处理的铝、或者内壁面被实施了OGF(Out Gass Free)阳极氧化处理的铝构成。
基座102以被设置于中央下部的圆筒状的支承构件103支承的状态配置于腔室101的内部,该基座102用于将作为整面地形成有图2的(a)所示的构造的构造体的硅晶圆(被处理基板)W水平地支承。基座102与支承构件103、腔室101彼此绝缘,但未图示。在腔室101的底部的中央形成有开口部,开口部的下部与圆筒状的突出部101b连接,支承构件103被支承于突出部101b的底部。
例如,基座102的主体部由铝构成,在基座102的外周形成有绝缘环(未图示)。在基座102的内部设置有调温机构104,该调温机构用于进行基座102上的硅晶圆W的温度调整。调温机构104例如通过使被调整温度后的调温介质在形成于基座102的流路中流通,来将硅晶圆W调温到处理所需的例如10℃~150℃范围的适当的温度。
在基座102以能够相对于基座102的表面突出或退回的方式设置有用于搬送硅晶圆W的三个升降销(未图示)。在基座102的上表面设置有用于对硅晶圆W进行静电吸附的静电卡盘113。静电卡盘113具有在氧化铝等电介质的内部设置有电极113a的构造,从高压直流电源114向电极113a施加高电压,由此通过库仑力等静电吸附力将硅晶圆W吸附于静电卡盘113的上表面。通过利用静电卡盘113来吸附硅晶圆W,能够利用调温机构104高精度地进行硅晶圆W的调温。
在腔室101的上部设置有喷淋头105。喷淋头105具有设置于腔室101的顶壁101a的正下方的喷淋板106,该喷淋板106呈圆板状且形成有多个气体喷出孔107。作为喷淋板106,例如使用在由铝构成的主体的表面形成有由氧化钇构成的喷镀膜的喷淋板。喷淋板106与腔室101通过环状的绝缘构件106a彼此绝缘。也可以将绝缘构件106a置换为导电材料,也可以使喷淋头105的外框、腔室101、喷淋板106、构件106a全部导通。
在腔室101的顶壁101a的中央设置有气体导入口108,在顶壁101a与喷淋板106之间形成有气体扩散空间109。
气体导入口108与气体供给机构110的气体配管110a连接。而且,从后述的气体供给机构110供给来的气体从气体导入口108导入,在气体扩散空间109内扩散后从喷淋板106的气体喷出孔107喷出到腔室101内。
气体供给机构110具有分别供给HF气体、NH3气体、CxFy气体(含碳气体)、Ar气体、N2气体、H2气体的多个气体供给源、以及用于从这些多个气体供给源供给各气体的多个气体供给配管(均未图示)。在各气体供给配管设置有开闭阀、质量流量控制器之类的流量控制器(均未图示),通过这些流量控制器,能够恰当地切换上述气体以及进行各气体的流量控制。来自这些气体供给配管的气体经由上述的气体配管110a被供给到喷淋头105。
另一方面,基座102经由匹配器116而与高频电源115连接,从高频电源115向基座102施加高频电力。基座102作为下部电极发挥功能,喷淋板106作为上部电极发挥功能,由此构成一对平行平板电极,通过向基座102施加高频电力,来在腔室101内生成电容耦合等离子体。另外,通过从高频电源115向基座102施加高频电力,能够将等离子体中的离子引入硅晶圆W。关于从高频电源115输出的高频电力的频率,优选设定为0.1MHz~500MHz,例如使用13.56MHz。
在腔室101的底部设置有排气机构120。排气机构120具有设置于在腔室101的底部形成的排气口121和122的第一排气配管123和第二排气配管124、设置于第一排气配管123的第一压力控制阀125和驱动泵126、设置于第二排气配管124的第二压力控制阀127和涡轮泵128。而且,在进行腔室101内被设定为高压的成膜处理时,只通过驱动泵126进行排气,在进行腔室101内被设定为低压的等离子体处理时,并用驱动泵126和涡轮泵128。基于设置于腔室101的压力传感器(未图示)的检测值来控制压力控制阀125和127的开度,由此进行腔室101内的压力控制。
在腔室101的侧壁设置有用于与连接腔室101的未图示的真空搬送室之间进行硅晶圆W的搬入和搬出的搬入搬出口130、对该搬入搬出口130进行开闭的闸阀G。通过设置于真空搬送室的搬送机构(未图示)来进行硅晶圆W的搬送。
氧化膜去除装置100具有控制部140。控制部140具有主控制部、输入装置(键盘、鼠标等)、输出装置(打印机等)、显示装置(显示器等)以及存储装置(存储介质),该主控制部具有对氧化膜去除装置100的各结构部例如气体供给机构的阀、质量流量控制器、高频电源115、排气机构120、调温机构104、搬送机构、闸阀G等进行控制的CPU(计算机)。控制部140的主控制部例如基于存储装置中内置的存储介质、或设置于存储装置的存储介质中存储的处理制程,来使氧化膜去除装置100执行规定的动作。
接着,对如以上那样构成的氧化膜去除装置的处理动作进行说明。基于控制部140中的存储介质中存储的处理制程来执行以下的处理动作。
首先,打开闸阀G,利用搬送机构(未图示)将作为整面地形成有图2的(a)所示的构造的构造体的硅晶圆W从真空搬送室(未图示)经由搬入搬出口130搬入到腔室101内并载置到基座102上。在该状态下,使搬送机构从腔室101退避,关闭闸阀G。
接着,利用排气机构120将腔室101内的压力调整为0.1Torr(13.3Pa)以下的低压。此时,除了CxFy气体以外还可以添加Ar气体、N2气体。为了使腔室101内的压力为低压,除了使用驱动泵126来进行腔室101内的排气以外,还使用涡轮泵128来进行腔室101内的排气。硅晶圆W的温度被调温机构104保持为10~150℃、优选保持为20~60℃。此外,此时的温度被设定为之后通过需要严密的温度控制的化学蚀刻进行第二氧化膜去除步骤时的温度。另外,使高电压直流电源114接通,利用静电卡盘113对硅晶圆W进行静电吸附。
在该状态下,将作为含碳气体的CxFy气体、例如C4F8气体以规定流量从气体供给机构110经由喷淋头105供给到腔室101内,并且使高频电源115接通来生成等离子体,通过利用CxFy离子进行的各向异性蚀刻来进行第一氧化膜去除步骤,从而去除沟槽底部的自然氧化膜的大部分。此时,由CxFy系气体在沟槽的侧壁形成碳系保护膜,因此能够在抑制CD损失的同时去除沟槽底部的自然氧化膜。
在第一氧化膜去除步骤之后,利用排气机构120对腔室101内进行排气,并且利用Ar气体或N2气体对腔室101内进行吹扫。
在吹扫结束后,优选进行碳系保护膜的去除。关于碳系保护膜的去除,在将硅晶圆W维持为相同温度的状态下利用排气机构120将腔室101内的压力调整到比第一氧化膜去除步骤的压力高且为0.5Torr(66.7Pa)以下的规定的压力,将例如H2气体、或者H2气体和N2气体以规定流量从气体供给机构110经由喷淋头105供给到腔室101内,并且使高频电源115接通。此时也是,除了驱动泵126来进行腔室101内的排气以外,还使用涡轮泵128来进行腔室101内的排气。由此,能够利用例如H2等离子体和H2/N2等离子体来去除沟槽侧壁的碳系保护膜。
在碳系保护膜去除处理之后,利用排气机构120对腔室101内进行排气,并且利用Ar气体或N2气体对腔室101内进行吹扫。
在吹扫结束后,在将硅晶圆W维持为相同温度的状态下,利用排气机构120将腔室101内的压力调整为0.01Torr~5Torr(1.33Pa~667Pa)的范围的规定压力,将NH3气体和HF气体以规定流量从气体供给机构110经由喷淋头105供给到腔室101内,利用这些反应进行第二氧化膜除去处理来去除自然氧化膜的残余部分。也可以是,供给NH3气体和HF气体,并且供给N2气体和Ar气体中的至少一方来作为稀释气体。此时,关于腔室101内的压力,能够使用比较低的压力至比较高的压力,因此能够通过涡轮泵128与驱动泵126的组合进行排气、或只通过驱动泵126进行排气。
此时的蚀刻为不使用等离子体的气体处理,因此为各向同性的蚀刻,能够将在第一氧化膜去除步骤中未能够去除的、残留在复杂形状的硅区域的自然氧化膜去除。此时的蚀刻为各向同性的蚀刻,但只要去除略有残留的自然氧化膜即可,因此几乎不产生CD损失。
在这样的自然氧化膜的蚀刻处理之后,利用排气机构120对腔室101内进行排气,并且利用N2气体或Ar气体对腔室101内进行吹扫。
在吹扫结束后,在将硅晶圆W维持为相同温度的状态下,利用排气机构120的驱动泵126和涡轮泵128将腔室101内的压力调整为0.5Torr(667Pa)以下,将H2气体、或者H2气体和N2气体以规定流量从气体供给机构110经由喷淋头105供给到腔室101内,并且使高频电源115接通,进行H2等离子体或H2/N2等离子体处理来去除残渣。在预先去除了碳系保护膜的情况下,此时的残渣为在进行第二氧化膜去除步骤时生成的反应产物即AFS,在未去除碳系保护膜的情况下,此时的残渣为碳系保护膜和AFS。
在这样的残渣去除处理之后,利用Ar气体或N2气体对腔室101内进行吹扫,打开闸阀G来利用搬送机构将基座102上的硅晶圆W搬出。
通过以上的一系列的处理,能够在抑制CD损失的同时可靠地去除沟槽底部的自然氧化膜。
另外,能够在腔室101内连续地进行上述一系列的处理,因此能够高效地进行处理。并且,在相同温度下进行上述一系列的处理,因此能够缩短处理时间,从而得到极高的生产率。
[接触部形成***]
接着,对具备上述氧化膜去除装置100的接触部形成***进行说明。
图10是概要性地表示接触部形成***的水平截面图。
接触部形成***300用于在进行上述的氧化膜去除处理之后形成例如Ti膜来作为接触金属、从而形成接触部。
如图10所示,接触部形成***300具有两个氧化膜去除装置100和两个金属膜成膜装置200。它们经由闸阀G而与俯视观察时的形状呈七边形的真空搬送室301的四个壁部分别连接。通过真空泵对真空搬送室301内进行排气来将真空搬送室301内保持为规定的真空度。即,接触部形成***300为多腔室类型的真空处理***,能够不打破真空地连续地进行上述的接触部形成。
氧化膜去除装置100的结构如上所述。金属膜成膜装置例如是在真空环境的腔室内通过CVD或ALD来在硅晶圆W形成金属膜例如Ti膜、Ta膜、Co膜、Ni膜的装置。
另外,真空搬送室301的其它三个壁部经由闸阀G1而与三个加载互锁室302连接。在隔着加载互锁室302而与真空搬送室301相反的一侧设置有大气搬送室303。三个加载互锁室302经由闸阀G2而与大气搬送室303连接。在大气搬送室303与真空搬送室301之间搬送硅晶圆W时,对加载互锁室302在大气压与真空之间进行压力控制。
在大气搬送室303的与安装加载互锁室302的壁部相反的一侧的壁部具有用于安装收纳晶圆W的承载件(FOUP等)C的三个承载件安装端口305。另外,在大气搬送室303的侧壁设置有用于进行硅晶圆W的对准的对准腔室304。在大气搬送室303内形成清洁空气的下降流。
在真空搬送室301内设置有搬送机构306。搬送机构306对氧化膜去除装置100、金属膜成膜装置200、加载互锁室302搬送硅晶圆W。搬送机构306具有能够独立地移动的两个搬送臂307a、307b。
在大气搬送室303内设置有搬送机构308。搬送机构308对承载件C、加载互锁室302、对准腔室304搬送硅晶圆W。
接触部形成***300具有整体控制部310。整体控制部310具有主控制部、输入装置(键盘、鼠标等)、输出装置(打印机等)、显示装置(显示器等)以及存储装置(存储介质),该主控制部具有对氧化膜去除装置100和金属膜成膜装置200的各结构部、真空搬送室301的排气机构、气体供给机构、搬送机构306、加载互锁室302的排气机构、气体供给机构、大气搬送室303的搬送机构308、闸阀G、G1、G2的驱动***等进行控制的CPU(计算机)。整体控制部310的主控制部例如基于存储装置中内置的存储介质、或设置于存储装置的存储介质中存储的处理制程,来使接触部形成***300执行规定的动作。此外,整体控制部310也可以是上述控制部140这样的各单元的控制部的上级的控制部。
接着,对如以上那样构成的接触部形成***的动作进行说明。基于整体控制部310中的存储介质中存储的处理制程来执行以下的处理动作。
首先,利用搬送机构308从与大气搬送室303连接的承载件C取出硅晶圆W,在经过对准腔室304之后,打开某一加载互锁室302的闸阀G2来将该硅晶圆W搬入该加载互锁室302内。在关闭闸阀G2之后,对加载互锁室302内进行真空排气。
在该加载互锁室302成为规定的真空度的时间点打开闸阀G1,利用搬送机构306的搬送臂307a、307b中的某一个来从加载互锁室302取出硅晶圆W。
然后,打开某一氧化膜去除装置100的闸阀G,将搬送机构306的某一搬送臂所保持的硅晶圆W搬入该氧化膜去除装置100,使空的搬送臂返回真空搬送室301,并且关闭闸阀G,利用该氧化膜去除装置100进行氧化膜去除处理。
在氧化膜去除处理结束后,打开该氧化膜去除装置100的闸阀G,利用搬送机构306的搬送臂307a、307b中的某一个来搬出该氧化膜去除装置100中的硅晶圆W。然后,打开某一金属膜成膜装置200的闸阀G,将被搬送臂保持的硅晶圆W搬入该金属膜成膜装置200,使空的搬送臂返回真空搬送室301,并且关闭闸阀G,利用该金属膜成膜装置200通过CVD或ALD来进行由接触金属构成的金属膜例如Ti膜、Ta膜、Co膜、Ni膜等的成膜。此时,金属膜与沟槽底部的硅反应,形成由金属硅酸盐(例如TiSi)构成的接触部。
在像这样完成金属膜成膜和接触部形成之后,打开该金属膜成膜装置200的闸阀G,利用搬送机构306的搬送臂307a、307b中的某一个来搬出该金属膜成膜装置200中的硅晶圆W。然后,打开某一加载互锁室302的闸阀G1,将搬送臂上的硅晶圆W搬入到该加载互锁室302内。然后,使该加载互锁室302内恢复为大气,打开闸阀G2,利用搬送机构308使加载互锁室302内的硅晶圆W返回承载件C。
针对多个硅晶圆W同时并行地进行以上那样的处理,来完成规定张数的硅晶圆W的接触部形成处理。
如上所述,氧化膜去除装置100能够在一个腔室内高效地进行一系列的氧化膜去除处理,因此通过搭载两个这样的氧化膜去除装置100和两个这样的金属膜成膜装置200来构成接触部形成***300,能够以高生产率实现氧化膜去除和基于金属膜成膜的接触部形成。另外,能够不打破真空地进行这一系列的处理,因此能够抑制处理的过程中的氧化。
<第二实施方式>
接着,对第二实施方式所涉及的氧化膜去除方法进行说明。
图11是表示第二实施方式所涉及的氧化膜去除方法的流程图,图12是其工序截面图。
在本实施方式中也说明以下情况:在形成有沟槽来作为规定图案的被处理体中,在沟槽底部的硅部分对接触金属进行成膜来形成接触部之前,将形成于硅部分的表面的自然氧化膜去除。
首先,准备在硅基体1形成有绝缘膜2并且在绝缘膜2形成有沟槽3来作为规定图案的被处理基板(硅晶圆)(步骤21;图12的(a))。在沟槽3的底部的硅部分形成有自然氧化膜(含硅氧化膜)4。绝缘膜2主要由SiO2膜构成。也可以局部为SiN膜。
也可以是,在氧化膜去除处理之前对被处理体(硅晶圆)进行预清洗处理等清洁化处理。
接着,通过利用含有碳的气体的等离子体进行的离子性的各向异性蚀刻,来去除沟槽底部的自然氧化膜4(步骤22;图12的(b))。
作为含有碳的气体,与第一实施方式的步骤2相同,能够优选应用CF4、C4F8等氟化碳系(CxFy系)气体。另外,也能够使用CH2F2等氟化烃系(CxHyFz系)气体。另外,也可以是除此之外还包含Ar气体等稀有气体以及N2气体之类的非活性气体并且还包含微量的O2气体的气体。
通过使用这些气体,在进行各向异性蚀刻时,在沟槽3的侧壁形成碳系的保护膜,因此能够在抑制侧壁的蚀刻进展的同时蚀刻自然氧化膜。
关于步骤22的各向异性蚀刻时的压力,与第一实施方式的步骤2相同,为了确保离子的直线性,优选设定为极低压,设定为约0.1Torr(13.3Pa)以下。
接着,去除沟槽侧壁的碳系保护膜(步骤23)。
公知的是,如本实施方式这样的碳系气体使用于等离子体蚀刻,在利用碳系气体形成沟槽、接触孔等图案时在侧壁形成碳系保护膜。另外,还公知一种去除这样的碳系保护膜的技术。
例如,在日本特开2003-59911号公报中记载有如下内容:在图案的侧壁等形成聚合物层(碳系保护膜)、以及通过使用氧气体或以氧为主成分的气体进行的灰化来去除这样的聚合物层。
但是,当在如本实施方式那样去除自然氧化膜4之后应用该方法时,存在基底的硅被再氧化的风险。
因此,在第一实施方式中,在去除碳系保护膜时,通过使用由含H2气体的等离子体构成的H2等离子体进行H2灰化,来在去除聚合物层的同时抑制硅的再氧化。
但是,在使用了H2等离子体的情况下,若以对基底不造成损伤的功率进行去除处理时,则所需时间长。另外,当为了在短时间内进行去除而提高功率时,会对基底造成损伤。因此,期望能够以不使基底氧化的方式且以不对基底造成损伤的低功率在短时间内去除碳系保护膜。
因此,在本实施方式中,通过含O2气体供给(O2流)步骤(步骤23-1;图12的(c))和利用含H2气体的等离子体进行的H2等离子体处理步骤(步骤23-2;图12的(d))这两个阶段,来进行去除碳系保护膜的步骤23。由此,能够以不对基底造成损伤的方式在短时间内去除碳系保护膜。
参照图13来说明此时的机制。
当如图13的(a)那样向碳膜上供给含O2气体时,如图13的(b)所示,根据以下的式(1),在碳膜表面吸附含O2气体而形成C-O、C-O-O键合。在该状态下,如图13的(c)所示那样生成H2等离子体,由此,如图13的(d)所示,根据以下的式(2)能够迅速地去除表面的氧吸附层或氧化层。另外,根据相同的反应式,剩余的碳膜也被去除。因此,能够以不对基底造成损伤的方式在短时间内去除碳膜,由于不使用含氧等离子体,因此不易发生基底的再氧化。
C+O2→CO,CO2···(1)
CO,CO2+H2→CH4,H2O···(2)
作为步骤23-1的含O2气体供给步骤时的条件,能够列举的条件是,压力:0.02Torr~0.5Torr(2.67Pa~66.7Pa)、O2气体流量:10sccm~5000sccm、时间:0.1sec~60sec。更优选的条件是,压力:0.05Torr~0.3Torr(6.67Pa~40.0Pa)、O2气体流量:100sccm~1000sccm、时间:1sec~10sec。另外,作为步骤23-2的含H2等离子体处理步骤时的条件,能够列举的条件是,压力:0.02Torr~0.5Torr(2.67Pa~66.7Pa)、H2气体流量:10sccm~5000sccm、RF功率:10W~1000W、时间:1sec~120sec。更优选的条件是,压力:0.05Torr~0.3Torr(6.67Pa~40.0Pa)、H2气体流量:100sccm~1000sccm、RF功率:100W~500W、时间:5sec~90sec。
在只通过步骤22的自然氧化膜去除步骤来去除自然氧化膜的情况下,处理进行到步骤23为止结束。另外,在如用于形成上述的鳍式FET的被处理基板这样的、沟槽3的底部具有复杂的形状的情况下,在步骤23结束后,与第一实施方式同样地进行基于化学蚀刻的各向同性的蚀刻(第一实施方式的步骤3)以及残渣去除、例如作为反应产物的AFS的去除(第一实施方式的步骤4)。
然后,在如以上那样去除了自然氧化膜之后,能够通过图7、8所示的步骤12~13来形成由硅酸盐构成的接触部。
另外,在本实施方式的情况下也是,通过使用在图9的装置中追加了O2气体线的氧化膜去除装置,能够在同一腔室内进行一系列的处理。并且,通过将这样的氧化膜去除装置搭载于图10所示的多腔室类型的接触部形成***,能够在抑制氧化的同时高生产率地形成由硅酸盐构成的接触部。
[第二实施方式中的实验结果]
接着,对第二实施方式中的实验结果进行说明。
首先,关于利用C4F8气体对Si基板(裸硅晶圆)进行蚀刻的情况(样本1)、在利用C4F8气体进行蚀刻后利用O2等离子体进行处理(O2灰化)的情况(样本2)、在利用C4F8气体进行蚀刻后利用H2等离子体进行处理(H2灰化)的情况(样本3)、在利用C4F8气体进行蚀刻后按照本实施方式进行O2流+H2等离子体处理的情况(样本4),通过XPS来测定残留碳浓度和残留氧浓度。
在样本4的条件中,将O2流步骤和H2等离子体步骤重复三次以下。
·O2流步骤
压力:0.1Torr
O2气体流量:500sccm
时间:5sec(调压步骤:10sec)
·H2等离子体处理
压力:0.1Torr
H2气体流量:485sccm
RF功率:200W
时间:10sec
此外,关于样本3的H2灰化,设为与样本4的H2等离子体处理相同。另外,在其它装置中,在压力:0.1Torr、O2气体流量:500sccm、RF功率:100MHz/13.56MHz=500/100W的条件下进行样本2的O2灰化。
在图14中表示这些样本的残留碳浓度,在图15中表示这些样本的残留氧浓度。此外,参照基准(ref.)为硅基板(裸硅)的值。
如这些图所示,确认出:在进行O2灰化的样本2的情况下,残留碳浓度低,但残留氧浓度高,在进行H2灰化的样本3的情况下,残留氧浓度低,但残留碳浓度高。相对于此,在根据本实施方式进行O2流+H2等离子体处理的样本4的情况下,与样本2相比,残留氧浓度低,残留碳浓度也低。
此外,通过将H2灰化的时间延长到180sec,得到了与样本4相同程度的残留碳浓度,但在该情况下,表面粗糙度的值(平均值)相对于初始时的0.0478ppm显著上升为24.2ppm,发生了基底损伤。另外,通过将H2灰化时的功率上升到500W,能够以更短的时间使残留碳浓度下降,但在该情况下,表面粗糙度也同样变差。相对于此,在本实施方式的样本4中,表面粗糙度为0.0522ppm,与初始的表面粗糙度0.0535ppm大致相同。
另外,掌握了样本4、H2灰化200W以及H2灰化500W的情况下的残留碳浓度相对于等离子体时间的的变化。在图16中表示其结果。如该图所示,在H2灰化的情况下,在RF功率为与本实施方式的样本4的情况相同的200W时,直到碳残留量成为容许值即基线以下为止需要180sec,即使RF功率为500W也需要90sec,但在本实施方式的样本4中,在等离子体时间30sec时就成为基线以下。
接着,去除Si基板(裸硅晶圆)的自然氧化膜,之后,通过等离子体CVD对Ti进行成膜来形成TiSi接触部。关于Ti成膜,设膜厚度为5nm。关于自然氧化膜去除,设为以下三种情况:只进行利用NH3气体和HF气体进行的COR处理(31.5℃、蚀刻量:4.5nm)的参照基准(Ref.);在利用C4F8气体进行蚀刻(蚀刻量:4.5nm)后,在与样本4相同的条件下按照本实施方式进行O2流+H2等离子体处理,之后进行COR处理(31.5℃、蚀刻量:1.5nm)(样本5);在利用C4F8气体进行蚀刻(蚀刻量:4.5nm)后,进行H2灰化(0.1Torr、500W×90sec),之后进行COR处理(31.5℃、蚀刻量:1.5nm)(样本6)。测定这些情况下的接触部的电阻率。在图17中表示其结果。另外,在图18中表示此时的截面SEM照片。如这些图所示,本实施方式的样本5的电阻率比参照基准(Ref.)的电阻率低。另外,表面粗糙度也是良好的。另一方面,关于进行H2灰化的样本6,表面粗糙度差,电阻率比参照基准(Ref.)的电阻率高。
接着,关于这些情况,实施SIMS测定来测定Ti膜与Si基板的界面附近的氧浓度。在图19中表示其结果。如该图所示,本实施方式的样本5的氧浓度比参照基准(Ref.)的氧浓度低。另一方面,在进行H2灰化的样本6中反而发现了氧浓度的上升。
接着,对以下情况进行比较:在只通过COR处理来去除在Si基板上的绝缘膜形成的沟槽的底部的自然氧化膜之后、形成Ti膜来形成TiSi接触部的情况(样本7);以及按照本实施方式进行C4F8蚀刻+O2流+H2等离子体处理、并且进行COR处理形成Ti膜来形成TiSi接触部的情况(样本8)。图20为处理前(初始)、样本7、样本8的截面的TEM照片。如图20所示,确认出:在样本8中良好地形成TiSi,CD损失也少。
<第三实施方式>
接着,对第三实施方式所涉及的氧化膜去除方法进行说明。
图21是表示第三实施方式所涉及的氧化膜去除方法的流程图,图22是其工序截面图。
在本实施方式中也说明以下情况:在形成有沟槽来作为规定图案的被处理体中,在沟槽底部的硅部分对接触金属进行成膜来形成接触部之前,将形成于硅部分的表面的自然氧化膜去除。
首先,准备在硅基体1形成有绝缘膜2并且在绝缘膜2形成有沟槽3来作为规定图案的被处理基板(硅晶圆)(步骤31;图22的(a))。在沟槽3的底部的硅部分形成有自然氧化膜(含硅氧化膜)4。绝缘膜2主要由SiO2膜构成。也可以局部为SiN膜。
也可以是,在氧化膜去除处理之前对被处理体(硅晶圆)进行预清洗处理等清洁化处理。
接着,通过利用含有碳的气体的等离子体进行的离子性的各向异性蚀刻,来去除沟槽底部的自然氧化膜4(步骤32;图22的(b))。
作为含有碳的气体,与第一实施方式的步骤2相同,能够优选使用CF4、C4F8等氟化碳系(CxFy系)气体。另外,也能够使用CH2F2等氟化烃系(CxHyFz系)气体。另外,也可以是除此之外还包含Ar气体之类的稀有气体、N2气体之类的非活性气体并且还包含微量的O2气体的气体。由此,在沟槽3的侧壁形成碳系的保护膜,能够在抑制侧壁的蚀刻进展的同时蚀刻自然氧化膜。关于进行步骤32的各向异性蚀刻时的压力,与第一实施方式的步骤2相同,设定为约0.1Torr(13.3Pa)以下。
接着,去除沟槽侧壁的碳系保护膜(步骤33)。如上所述,如日本特开2003-59911号公报所示,当在碳系保护膜的去除中使用利用氧气体或以氧为主成分的气体进行的灰化时,存在基底的硅被再氧化的可能性,另外,当使用H2灰化时,若以不对基底造成损伤的功率进行去除处理,则所需时间长。另外,当为了在短时间内进行去除而提高功率时,会对基底造成损伤。
因此,在本实施方式中,作为去除碳系保护膜的步骤33,使用H2/N2等离子体处理(图22的(c))。由此,能够以不对基底造成损伤的方式在短时间内去除碳系保护膜。
H2/N2等离子体是将在H2气体中添加N2气体所得的气体等离子体化而形成的,通过添加N2气体,能够增强碳去除作用,因此能够不使基底氧化,且能够以不对基底造成损伤的方式以低功率在短时间内去除碳系保护膜。
作为进行步骤33的H2/N2等离子体处理步骤时的条件,能够列举的条件是,压力:0.02Torr~0.5Torr(2.67Pa~66.7Pa)、H2气体流量:10sccm~5000sccm、N2气体流量:5sccm~5000sccm、RF功率:10W~1000W、时间:1sec~120sec。更优选的条件是,压力:0.05Torr~0.5Torr(6.67Pa~66.7Pa)、H2气体流量:100sccm~1000sccm、N2气体流量:10sccm~1000sccm、RF功率:100W~500W、时间:10sec~90sec。
在进行到步骤33为止自然氧化膜已被去除的情况下,处理进行到步骤33为止结束。另外,在如用于形成上述的鳍式FET的被处理基板这样的、沟槽3的底部具有复杂的形状的情况下,在结束步骤33后,与第一实施方式同样地进行基于化学蚀刻的各向同性的蚀刻(第一实施方式的步骤3)以及残渣去除、例如作为反应产物的AFS的去除(第一实施方式的步骤4)。
然后,在如以上的那样去除自然氧化膜之后,能够通过图7、8所示的步骤12~13来形成由硅酸盐构成的接触部。
另外,在本实施方式的情况下也是,通过使用图9所示的氧化膜去除装置,能够在同一腔室内进行一系列的处理。并且,通过将这样的氧化膜去除装置搭载于图10所示的多腔室类型的接触部形成***,能够在抑制氧化的同时高生产率地形成由硅酸盐构成的接触部。
[第三实施方式中的实验结果]
接着,对第三实施方式中的实验结果进行说明。
首先,关于利用C4F8气体对Si基板(裸硅晶圆)进行蚀刻的情况(第二实施方式的样本1)、在利用C4F8气体进行蚀刻后进行O2流+H2等离子体处理的情况(第二实施方式的样本4)、在利用C4F8气体进行蚀刻后进行H2/N2等离子体处理的情况(样本11),通过XPS来测定残留碳浓度和残留氧浓度。
样本11的条件如下。
压力:0.1Torr
H2气体流量:485sccm
N2气体流量:50sccm
RF功率:100W
时间:60sec
在图23中表示这些样本的残留碳浓度,在图24中表示这些样本的残留氧浓度。此外,参照基准(ref.)为硅基板(裸硅)的值。
如这些图所示,确认出:按照本实施方式进行H2/N2等离子体处理的样本11与第二实施方式的样本4相比,残留氧浓度的程度相同,残留碳浓度低。另外,样本11的表面粗糙度也与初始的表面粗糙度的程度相同。
另外,掌握了样本11、H2灰化200W以及H2灰化500W的情况下的残留碳浓度相对于等离子体时间的变化。在图25中表示其结果。如该图所示,在H2灰化的情况下,在RF功率为200W时,直到碳残留量成为容许值即基线以下为止需要180sec,即使RF功率为500W也需要90sec,但在本实施方式的样本11中,即使RF功率只有100W,在等离子体时间60sec时碳残留量也成为基线以下。
接着,去除Si基板(裸硅晶圆)的自然氧化膜,之后,通过等离子体CVD对Ti进行成膜来形成TiSi接触部。关于Ti成膜,设膜厚度为5nm。关于自然氧化膜去除,设为以下三种情况:只进行利用NH3气体和HF气体进行的COR处理(31.5℃、蚀刻量:4.5nm)的参照基准(Ref.);在利用C4F8气体进行蚀刻(蚀刻量:4.5nm)后,在与样本11相同的条件下按照本实施方式进行H2/N2等离子体处理,之后进行COR处理(31.5℃、蚀刻量:1.5nm)(样本12);在利用C4F8气体进行蚀刻(蚀刻量:4.5nm)后,进行H2灰化(0.1Torr、500W×90sec),之后进行COR处理(31.5℃、蚀刻量:1.5nm)(第二实施方式的样本6)。关于这些样本,测定电阻率。在图26中表示其结果。另外,在图27中表示此时的截面SEM照片。如这些图所示,本实施方式的样本12的电阻率比参照基准(Ref.)的电阻率低。另外,表面粗糙度也是良好的。另一方面,关于如上述的那样进行H2灰化的样本6,表面粗糙度差,电阻率比参照基准(Ref.)的电阻率高。
接着,关于这些情况,实施SIMS测定来测定Ti膜与Si基板的界面附近的氧浓度。在图28中表示其结果。如该图所示,本实施方式的样本12的氧浓度比参照基准(Ref.)的氧浓度低。另一方面,在进行H2灰化的样本6中反而发现了氧浓度的上升。
接着,对以下情况进行比较:在只通过COR处理来去除在Si基板上的绝缘膜形成的沟槽的底部的自然氧化膜之后、形成Ti膜来形成TiSi接触部的情况(第二实施方式的样本7);以及在按照本实施方式进行C4F8蚀刻-H2/N2等离子体处理之后,还进行COR,之后形成Ti膜来形成TiSi接触部的情况(样本13)。图29为处理前(初始)、样本7、样本13的截面的TEM照片。如图29所示,确认出:在样本13中良好地形成TiSi,CD损失也少。
<第四实施方式>
接着,对第四实施方式所涉及的氧化膜去除方法进行说明。
在本实施方式中也说明以下情况:在形成有沟槽来作为规定图案的被处理体中,在沟槽底部的硅部分对接触金属进行成膜来形成接触部之前,将形成于硅部分的表面的自然氧化膜去除。
在上述第二实施方式和第三实施方式中,示出了如下的例子:通过利用CxFy等含有碳的气体的等离子体进行的离子性的各向异性蚀刻,来去除沟槽底部的自然氧化膜,之后通过O2流+H2等离子体(第二实施方式)、或H2/N2等离子体(第三实施方式)在抑制基底的硅的再氧化、基底的损伤的同时去除存在于沟槽的侧壁的碳系保护膜。
然而,在利用CxFy等含有碳的气体的等离子体进行离子性的各向异性蚀刻时,如图30所示,碳、氟等进入基底的硅基体1的表面,形成包含少量的这些杂物的极薄的含碳层21,有时这会导致接触电阻上升等问题。通过O2流+H2等离子体、H2/N2等离子体,碳系保护膜被去除,但无法去除到基底的硅基体1表面的含碳层21。图31表示该情况,表示H2/N2等离子体处理的处理时间与碳量之间的关系。如该图所示,可知:初期发现碳量下降,但经过一定时间后碳量几乎不减少,无法去除进入硅基体1表面的碳。
另外,即使在之后进行COR处理来去除沟槽底部的自然氧化膜的残余部分的情况下,由于COR处理为去除氧化膜的处理,因此难以去除含碳层21。
以往以来,在这样的杂质去除中使用使硅晶圆暴露于大气来进行牺牲氧化并通过湿清洁来去除氧化膜和污染的技术,但存有在接触金属工序中暴露于大气时产生污染的担忧,因此并不现实。
因此,在本实施方式中表示也能够去除这样的基底的硅基体1表面的含碳层21的氧化膜去除方法。
图32是表示第四实施方式所涉及的氧化膜去除方法的流程图,图33是其工序截面图。
首先,准备在硅基体1形成有绝缘膜2并且在绝缘膜2形成有沟槽3来作为规定图案的被处理基板(硅晶圆)(步骤41;图33的(a))。在沟槽3的底部的硅部分形成有自然氧化膜(含硅氧化膜)4。绝缘膜2主要由SiO2膜构成。也可以局部为SiN膜。
也可以是,在氧化膜去除处理之前对被处理体(硅晶圆)进行预清洗处理等清洁化处理。
接着,通过利用含有碳的气体的等离子体进行的离子性的各向异性蚀刻,来去除沟槽底部的自然氧化膜4(步骤42;图33的(b))。
此时的离子性的各向异性蚀刻与上述的第一实施方式~第三实施方式同样地进行。由此,在沟槽3的侧壁形成碳系的保护膜5,能够在抑制侧壁的蚀刻进展的同时蚀刻自然氧化膜。另一方面,此时CxFy等进入硅基体1的表面而形成上述那样的含碳层21。
接着,进行O2等离子体处理(步骤43;图33的(c))。通过该O2等离子体处理来去除沟槽侧壁的碳系保护膜,并且使硅基体1的表面的与含碳层21对应的部分以极薄的程度被氧化,形成取入了含碳层21中包含的碳等的状态且与自然氧化膜4的残余部分成为一体的极薄的氧化膜22。
作为步骤43的O2等离子体处理时的条件,能够列举的条件是,O2气体流量:10sccm~5000sccm、压力:0.1Torr~2.0Torr(13.3Pa~266.6Pa)、RF功率:100W~500W、处理时间:10sec~120sec。
接着,进行化学蚀刻(步骤44;图33的(d))。由此,使化学气体与存在于沟槽3的底部的氧化膜22发生反应来将其去除。此时,在沟槽3的底部,通过步骤43中所生成的氧化膜22与化学气体之间的反应而生成含有碳等的反应产物23。由于化学蚀刻为各向同性的蚀刻,因此也能够去除沟槽底部的复杂形状部分的氧化物。此外,在绝缘膜2的上表面和沟槽3的侧壁也生成反应产物23。
作为化学蚀刻,与第一实施方式相同,能够优选使用利用NH3气体和HF气体的COR处理。也可以是,添加Ar气体、N2气体等非活性气体来作为稀释气体。此时的条件与第一实施方式相同。反应产物23主要由氟硅酸铵((NH4)2SiF6;AFS)构成。
接着,将残留于沟槽3的侧壁和底部的反应产物23去除(步骤45;图33的(e))。
例如能够通过含H2气体的等离子体即H2等离子体来进行步骤45的反应产物去除处理。由此,能够在抑制侧壁、底部的再氧化的同时去除反应产物23。关于此时的条件,能够设为与第一实施方式的步骤4相同。
像这样,在本实施方式中,利用O2等离子体使形成于硅基体1的表面的含碳层21氧化来形成氧化层22,通过之后的COR处理等化学蚀刻(以及反应产物去除)来将碳等杂质与氧化层22一同去除,因此沟槽底部的Ti与基体Si之间的反应性良好,能够降低接触电阻。另外,O2等离子体的碳去除能力也高,因此通过第二实施方式和第三实施方式还能够缩短含碳保护膜去除处理的处理时间。并且,形成于腔室内壁的CF系膜的去除能力也高,因此也能够减少由于CF系膜脱落而产生的微粒。
另外,能够在真空中进行O2等离子体处理和COR处理等化学处理,因此与以往的牺牲氧化不同,不暴露于大气就能去除氧化层22,因此能够消除暴露于大气时的污染的问题。
此外,在上述第二实施方式和第三实施方式中,目的不仅在于降低残留碳浓度,还在于降低残留氧浓度,但在本实施方式中,之后进行COR处理等氧化膜去除处理,因此残留氧浓度不会成为问题。
[第四实施方式中的实验结果]
接着,对第四实施方式中的实验结果进行说明。
首先,关于对Si基板(裸硅晶圆)只进行COR处理的情况(样本21)、在利用C4F8气体进行蚀刻之后进行H2/N2等离子体处理的情况(样本22)、在利用C4F8气体进行蚀刻后进行O2等离子体处理的情况(样本23),通过XPS来测定残留碳浓度。此外,关于样本22的处理条件,除了时间为180sec以外,其它条件与上述第三实施方式的样本11相同,关于样本23的处理条件,在与第二实施方式的样本2相同的条件下进行120sec。
在图34中表示这些情况下的结果。如该图所示,可知:利用C4F8气体进行蚀刻后进行O2等离子体处理的样本23的残留碳浓度比不进行利用C4F8气体进行的蚀刻的样本21的残留碳浓度高,但比进行H2/N2等离子体处理的样本22的残留碳浓度低。
接着,针对利用C4F8气体进行蚀刻后的O2等离子体处理的处理时间与氧化膜膜厚度之间的关系进行实验。图35是表示其结果的图。如该图所示,确认出:氧化膜的生长速度约为0.5nm/min,控制性良好。
<第五实施方式>
接着,对第五实施方式所涉及的氧化膜去除方法进行说明。
图36为表示第五实施方式所涉及的氧化膜去除方法的流程图,图37为其工序截面图。
在本实施方式中也说明以下情况:在形成有沟槽来作为规定图案的被处理体中,在沟槽底部的硅部分对接触金属进行成膜来形成接触部之前,将形成于硅部分的表面的自然氧化膜去除。
首先,准备在硅基体1形成有绝缘膜2并且在绝缘膜2形成有沟槽3来作为规定图案的被处理基板(硅晶圆)(步骤51;图37的(a))。在沟槽3的底部的硅部分形成有自然氧化膜(含硅氧化膜)4。绝缘膜2主要由SiO2膜构成。也可以局部为SiN膜。
也可以是,在氧化膜去除处理之前对被处理体(硅晶圆)进行预清洗处理等清洁化处理。
接着,通过利用含有碳的气体的等离子体进行的离子性的各向异性蚀刻,来去除沟槽底部的自然氧化膜4(步骤52;图37的(b))。
作为含有碳的气体,与第一实施方式的步骤2相同,能够优选应用CF4、C4F8等氟化碳系(CxFy系)气体。另外,也能够使用CH2F2等氟化烃系(CxHyFz系)气体。另外,也可以是除此之外还包含Ar气体等稀有气体以及N2气体之类的非活性气体并且还包含微量的O2气体的气体。由此,在沟槽3的侧壁形成碳系的保护膜,能够在抑制侧壁的蚀刻进展的同时蚀刻自然氧化膜。关于进行步骤32的各向异性蚀刻时的压力,与第一实施方式的步骤2相同,设定为约0.1Torr(13.3Pa)以下。
接着,去除沟槽侧壁的碳系保护膜(步骤53)。如上所述,如日本特开2003-59911号公报所示,当在碳系保护膜的去除中使用利用氧气体或以氧为主成分的气体进行的灰化时,存在基底的硅被再氧化的可能性,另外,当使用H2灰化时,若以不对基底造成损伤的功率进行去除处理,则所需时间长。另外,当为了在短时间内进行去除而提高功率时,会对基底造成损伤。
为了消除这样的问题,在第三实施方式中,作为去除碳系保护膜的步骤,使用H2/N2等离子体。但是,期望相比于使用H2/N2等离子体的情况而言灰化速度快并且能够进一步降低残留碳和残留氟的浓度。
因此,在本实施方式中,作为去除碳系保护膜的步骤53,使用H2/NH3等离子体处理(图37的(c))。由此,能够以不对基底造成损伤的方式在短时间内去除碳系保护膜,从而能够降低碳系保护膜的去除后的残留碳和残留氟的浓度。
H2/NH3等离子体是将在H2气体中添加了NH3气体所得的气体等离子体化而形成的,通过添加NH3气体能够期待高浓度的N-H键合,从而能够增大碳去除作用,并且抑制残留氟和残留碳的浓度。因此,能够以不使基底氧化且不对基底造成损伤的方式在短时间内以残留氟和残留碳更少的状态去除碳系保护膜。
作为进行步骤53的H2/NH3等离子体处理步骤时的条件,能够列举的条件是,压力:0.1Torr~1.0Torr(13.3Pa~133.3Pa)、H2气体流量:10sccm~5000sccm、NH3气体流量:1sccm~1000sccm、RF功率:10W~1000W、时间:1sec~150sec。更优选的是,压力:0.3Torr~0.7Torr(40.0Pa~93.3Pa)、H2气体流量:100sccm~700sccm、NH3气体流量:5sccm~500sccm、RF功率:50~500W、时间:10~120sec。另外,关于NH3气体相对于H2气体+NH3气体的流量比,优选为50%以下,更优选为0.1%~25%。
在进行到步骤53为止自然氧化膜已被去除的情况下,处理进行到步骤53为止结束。另外,在如用于形成上述的鳍式FET的被处理基板那样的、沟槽3的底部具有复杂的形状的情况下,在步骤53结束后,与第一实施方式同样地进行基于化学蚀刻的各向同性的蚀刻(第一实施方式的步骤3)以及残渣去除、例如反应产物即AFS的去除(第一实施方式的步骤4)。
然后,在如以上的那样去除自然氧化膜之后,能够通过图7、8所示的步骤12~13来形成由硅酸盐构成的接触部。
另外,在本实施方式的情况下也是,通过使用图9所示的氧化膜去除装置,能够在同一腔室内进行一系列的处理。并且,通过将这样的氧化膜去除装置搭载于图10所示的多腔室类型的接触部形成***,能够在抑制氧化的同时高生产率地形成由硅酸盐构成的接触部。
[第五实施方式中的实验结果]
接着,对第五实施方式中的实验结果进行说明。
在此,关于在利用C4F8气体对Si基板(裸硅晶圆)进行蚀刻后进行H2/N2等离子体处理的情况(样本31:第三实施方式)、在利用C4F8气体进行蚀刻后加大H2/NH3等离子体处理的NH3气体的流量比的情况(样本32:NH3流量比“大”)、在利用C4F8气体进行蚀刻后使H2/NH3等离子体处理的NH3气体的流量比相比于样本32的该流量比小的情况(样本33:NH3流量比“中”)、在利用C4F8气体进行蚀刻后进一步减小H2/NH3等离子体处理的NH3气体的流量比的情况(样本34:NH3流量比“小”),通过XPS来测定残留碳浓度和残留氟浓度,并进行比较。
本实验中的条件如下。
·样本31(第三实施方式)
压力:0.5Torr、H2气体流量:400sccm、N2气体流量:50sccm、RF功率:200W、时间:180sec
·样本32(NH3流量比“大”)
压力:0.5Torr、H2气体流量:350sccm、NH3气体流量:100sccm、RF功率:200W、时间:180sec
·样本33(NH3流量比“中”)
压力:0.5Torr、H2气体流量:400sccm、NH3气体流量:50sccm、RF功率:200W、时间:180sec
·样本34(NH3流量比“小”)
压力:0.5Torr、H2气体流量:430sccm、NH3气体流量:20sccm、RF功率:200W、时间:180sec
在图38中表示这些样本的残留碳浓度,在图39中表示这些样本的残留氟浓度。
如这些图所示,确认出:相对于添加H2气体而言,通过添加NH3气体能够降低残留碳浓度和残留氟浓度,NH3气体流量在20sccm~100sccm的范围(NH3气体流量比在4.4%~22.2%的范围)内越小,则残留碳浓度和残留碳浓度的降低效果越高。
<其它应用>
以上,对本发明的实施方式进行了说明,但本发明不限定于上述实施方式,能够进行各种变形。
例如,在上述实施方式中,对在鳍式FET的沟槽底部的接触部部分中的自然氧化膜去除中使用本发明的情况进行了说明,但不限于此,能够应用于形成于微细图案的底部的氧化膜的去除。另外,作为图案,例示出沟槽的情况,但不限于沟槽,可以为通孔等其它形状。
另外,在第一实施方式中,例示出使用H2等离子体对化学蚀刻后的残渣去除、氧化膜去除后残留的碳系保护膜进行去除的例子,但并不限于此。
并且,在上述实施方式中示出了将硅晶圆用作被处理基板的情况,但不限于此,只要是在沟槽的底部存在含硅氧化膜的情况即可,可以为化合物半导体、玻璃基板、陶瓷基板等任何基板。

Claims (37)

1.一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下工序:
通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;
通过化学蚀刻来去除所述各向异性等离子体蚀刻后的所述含硅氧化膜的残余部分;以及
去除在所述化学蚀刻后残留的残渣,
其中,所述化学蚀刻是无等离子体的、利用反应性气体进行的蚀刻。
2.根据权利要求1所述的氧化膜去除方法,其特征在于,
所述图案的底部的所述含硅氧化膜为形成于所述图案的底部的所述硅部分的表面的自然氧化膜。
3.根据权利要求2所述的氧化膜去除方法,其特征在于,
所述被处理基板用于形成鳍式场效应晶体管,具有硅鳍和形成于该硅鳍的前端部分的、由Si或SiGe构成的外延生长部,所述外延生长部构成所述硅部分。
4.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,
通过利用含H2气体的等离子体进行的含H2等离子体处理,来进行去除所述残渣的工序。
5.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,
还包括以下工序:在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,
其中,在去除所述残渣的工序中,去除由于所述化学蚀刻而产生的反应产物。
6.根据权利要求5所述的氧化膜去除方法,其特征在于,
去除所述碳系保护膜的工序包括利用含H2气体的等离子体进行的含H2等离子体处理。
7.根据权利要求6所述的氧化膜去除方法,其特征在于,
在去除所述碳系保护膜的工序中,在向所述被处理基板供给含O2气体之后进行所述含H2等离子体处理。
8.根据权利要求6所述的氧化膜去除方法,其特征在于,
通过利用H2气体和N2气体的等离子体进行的H2/N2等离子体处理,来进行去除所述碳系保护膜的工序。
9.根据权利要求6所述的氧化膜去除方法,其特征在于,
通过利用H2气体和NH3气体的等离子体进行的H2/NH3等离子体处理,来进行去除所述碳系保护膜的工序。
10.根据权利要求5所述的氧化膜去除方法,其特征在于,
通过O2气体等离子体处理来进行去除所述碳系保护膜的工序。
11.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,
通过氟化碳系气体或氟化烃系气体的等离子体来进行所述各向异性等离子体蚀刻。
12.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,将压力设为0.1Torr以下来进行所述各向异性等离子体蚀刻。
13.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,
通过使用NH3气体和HF气体的气体处理来进行所述化学蚀刻。
14.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,所述绝缘膜包括SiO2膜。
15.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,在10℃~150℃的范围内的同一温度下进行各所述工序。
16.根据权利要求15所述的氧化膜去除方法,其特征在于,
在20℃~60℃的范围内的同一温度下进行各所述工序。
17.根据权利要求1至3中的任一项所述的氧化膜去除方法,其特征在于,在一个处理容器内连续地进行各所述工序。
18.一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下工序:
通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;以及
在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,
其中,在去除所述碳系保护膜的工序中,在向所述被处理基板供给含O2气体之后,进行利用含H2气体的等离子体进行的含H2等离子体处理。
19.根据权利要求18所述的氧化膜去除方法,其特征在于,
将流量设为10sccm~5000sccm、将时间设为0.1sec~120sec来进行所述含O2气体的供给。
20.根据权利要求19所述的氧化膜去除方法,其特征在于,
将流量设为100sccm~1000sccm、将时间设为1sec~10sec来进行所述含O2气体的供给。
21.根据权利要求18至20中的任一项所述的氧化膜去除方法,其特征在于,
将压力设为0.02Torr~0.5Torr、将H2气体流量设为10sccm~5000sccm、将射频功率设为10W~1000W、将时间设为1sec~120sec来进行所述含H2等离子体处理。
22.根据权利要求21所述的氧化膜去除方法,其特征在于,
将压力设为0.05Torr~0.3Torr、将H2气体流量设为100sccm~1000sccm、将射频功率设为100W~500W、将时间设为5sec~90sec来进行所述含H2等离子体处理。
23.根据权利要求18至20中的任一项所述的氧化膜去除方法,其特征在于,
在去除所述碳系保护膜的工序中,将含O2气体向所述被处理基板的供给和利用所述含H2气体的等离子体进行的含H2等离子体处理进行多次。
24.一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下工序:
通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;以及
在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,
其中,通过利用H2气体和N2气体的等离子体进行的H2/N2等离子体处理,来进行去除所述碳系保护膜的工序。
25.根据权利要求24所述的氧化膜去除方法,其特征在于,
将压力设为0.02Torr~0.5Torr、将H2气体流量设为10sccm~5000sccm、将N2气体流量设为5sccm~5000sccm、将射频功率设为10W~1000W、将时间设为1sec~120sec来进行所述H2/N2等离子体处理。
26.根据权利要求25所述的氧化膜去除方法,其特征在于,
将压力设为0.05Torr~0.3Torr、将H2气体流量设为100sccm~1000sccm、将N2气体流量设为10sccm~1000sccm、将射频功率设为100W~500W、将时间设为10sec~90sec来进行所述H2/N2等离子体处理。
27.一种氧化膜去除方法,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除方法的特征在于,包括以下工序:
通过利用碳系气体的等离子体进行的离子性的各向异性等离子体蚀刻,来将形成于所述图案的底部的所述含硅氧化膜去除;以及
在所述各向异性等离子体蚀刻后,去除残留于所述图案的侧壁的碳系保护膜,
其中,通过利用H2气体和NH3气体的等离子体进行的H2/NH3等离子体处理,来进行去除所述碳系保护膜的工序。
28.根据权利要求27所述的氧化膜去除方法,其特征在于,
将压力设为0.1Torr~1.0Torr、将H2气体流量设为10sccm~5000sccm、将NH3气体流量设为1sccm~1000sccm、将射频功率设为10W~1000W、将时间设为1sec~150sec来进行所述H2/NH3等离子体处理。
29.根据权利要求28所述的氧化膜去除方法,其特征在于,
将压力设为0.3Torr~0.7Torr、将H2气体流量设为100sccm~700sccm、将NH3气体流量设为5sccm~500sccm、将射频功率设为50W~500W、将时间设为10sec~120sec来进行所述H2/NH3等离子体处理。
30.根据权利要求27至29中的任一项所述的氧化膜去除方法,其特征在于,
所述H2/NH3等离子体处理的、NH3气体相对于H2气体与NH3气体之和的流量比处于0.1%~25%的范围。
31.一种氧化膜去除装置,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,所述氧化膜去除装置的特征在于,具有:
处理容器,其用于收纳所述被处理基板;
处理气体供给机构,其用于向所述处理容器内供给规定的处理气体;
排气机构,其用于对所述处理容器内进行排气;
等离子体生成机构,其用于在所述处理容器内生成等离子体;以及
控制部,其对所述处理气体供给机构、所述排气机构以及所述等离子体生成机构进行控制,
其中,所述控制部对所述处理气体供给机构、所述排气机构以及所述等离子体生成机构进行控制,以执行权利要求1至权利要求30中的任一项的氧化膜去除方法。
32.一种接触部形成方法,其特征在于,包括以下工序:
在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中,通过权利要求1至权利要求30中的任一项的方法来去除所述含硅氧化膜;
在去除所述含硅氧化膜之后形成金属膜;以及
使所述硅部分与所述金属膜反应来在所述图案的底部形成接触部。
33.根据权利要求32所述的接触部形成方法,其特征在于,
通过化学气相沉积或原子层沉积来进行形成所述金属膜的工序。
34.一种接触部形成***,用于在具有形成有规定图案的绝缘膜并且具有形成于所述图案的底部的硅部分的含硅氧化膜的被处理基板中去除所述含硅氧化膜,且在所述硅部分形成接触部,所述接触部形成***的特征在于,具有:
根据权利要求31所述的氧化膜去除装置,其去除所述被处理基板的所述含硅氧化膜;
金属膜成膜装置,其在去除所述含硅氧化膜之后形成金属膜;
真空搬送室,其与所述氧化膜去除装置及所述金属膜成膜装置连接;以及
搬送机构,其设置在所述真空搬送室内。
35.根据权利要求34所述的接触部形成***,其特征在于,
所述金属膜成膜装置通过化学气相沉积或原子层沉积来形成金属膜。
36.一种存储介质,存储有用于在计算机上进行动作来控制氧化膜去除装置的程序,所述存储介质的特征在于,
所述程序在被执行时,使计算机控制所述氧化膜去除装置,以使该氧化膜去除装置执行权利要求1至30中的任一项的氧化膜去除方法。
37.一种存储介质,存储有用于在计算机上进行动作来控制接触部形成***的程序,所述存储介质的特征在于,
所述程序在被执行时,使计算机控制所述接触部形成***,以使该接触部形成***执行权利要求32或权利要求33的接触部形成方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586696B2 (en) 2017-05-12 2020-03-10 Applied Materials, Inc. Halogen abatement for high aspect ratio channel device damage layer removal for EPI growth
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10861722B2 (en) * 2018-11-13 2020-12-08 Applied Materials, Inc. Integrated semiconductor processing
US11114304B2 (en) * 2018-11-30 2021-09-07 Tokyo Electron Limited Substrate processing method
US10892158B2 (en) * 2019-04-01 2021-01-12 Hitachi High-Tech Corporation Manufacturing method of a semiconductor device and a plasma processing apparatus
JP7345334B2 (ja) * 2019-09-18 2023-09-15 東京エレクトロン株式会社 エッチング方法及び基板処理システム
CN111162026B (zh) * 2019-12-25 2022-04-15 绍兴华立电子有限公司 一种蚀刻后的表面防氧化处理装置
JP7382578B2 (ja) * 2019-12-27 2023-11-17 パナソニックIpマネジメント株式会社 プラズマ処理方法および素子チップの製造方法
CN112692463A (zh) * 2021-03-25 2021-04-23 快克智能装备股份有限公司 一种电子装联焊接工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267294A (ja) * 2000-03-15 2001-09-28 Nec Corp 半導体装置の製造方法
CN1822326A (zh) * 2005-02-14 2006-08-23 东京毅力科创株式会社 基板的处理方法、电子器件的制造方法和程序
CN101965626A (zh) * 2008-02-20 2011-02-02 应用材料股份有限公司 无需光刻胶或干蚀刻而形成图案化硬掩膜(rfp)的工艺顺序
CN103443906A (zh) * 2011-03-04 2013-12-11 应用材料公司 触点清洁的方法
JP2015098082A (ja) * 2013-11-18 2015-05-28 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh 構造化された表面を製作する方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864559A (ja) * 1994-06-14 1996-03-08 Fsi Internatl Inc 基板面から不要な物質を除去する方法
US6107192A (en) * 1997-12-30 2000-08-22 Applied Materials, Inc. Reactive preclean prior to metallization for sub-quarter micron application
KR100322545B1 (ko) * 1999-02-10 2002-03-18 윤종용 건식 세정 공정을 전 공정으로 이용하는 반도체 장치의콘택홀 채움 방법
US20030015496A1 (en) * 1999-07-22 2003-01-23 Sujit Sharan Plasma etching process
KR100382725B1 (ko) * 2000-11-24 2003-05-09 삼성전자주식회사 클러스터화된 플라즈마 장치에서의 반도체소자의 제조방법
US7111629B2 (en) * 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高k材料ゲート構造の高温エッチング方法
JP2009152243A (ja) * 2007-12-18 2009-07-09 Toshiba Corp 半導体装置の製造方法
JP4968861B2 (ja) * 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム
US20140179110A1 (en) * 2012-12-21 2014-06-26 Applied Materials, Inc. Methods and apparatus for processing germanium containing material, a iii-v compound containing material, or a ii-vi compound containing material disposed on a substrate using a hot wire source
US20160211351A1 (en) * 2015-01-20 2016-07-21 Institute of Microelectronics, Chinese Academy of Sciences Apparatus and method for epitaxially growing sources and drains of a finfet device
TWI782220B (zh) * 2015-09-22 2022-11-01 美商應用材料股份有限公司 清洗方法
US9972682B2 (en) * 2016-01-22 2018-05-15 International Business Machines Corporation Low resistance source drain contact formation
JP6656082B2 (ja) * 2016-05-19 2020-03-04 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267294A (ja) * 2000-03-15 2001-09-28 Nec Corp 半導体装置の製造方法
CN1822326A (zh) * 2005-02-14 2006-08-23 东京毅力科创株式会社 基板的处理方法、电子器件的制造方法和程序
JP2006253634A (ja) * 2005-02-14 2006-09-21 Tokyo Electron Ltd 基板の処理方法、電子デバイスの製造方法及びプログラム
CN101965626A (zh) * 2008-02-20 2011-02-02 应用材料股份有限公司 无需光刻胶或干蚀刻而形成图案化硬掩膜(rfp)的工艺顺序
CN103443906A (zh) * 2011-03-04 2013-12-11 应用材料公司 触点清洁的方法
JP2015098082A (ja) * 2013-11-18 2015-05-28 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツングRobert Bosch Gmbh 構造化された表面を製作する方法

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