CN108494234B - 适用于GaN高速栅驱动电路的浮动电源轨 - Google Patents

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Abstract

适用于GaN高速栅驱动电路的浮动电源轨，属于电源管理技术领域。本发明采用双浮动电源轨的设计，能够实现同时满足GaN功率开关器件在安全电压内工作和低压转高压电平位移电路拥有足够的动态范围的浮动电源轨；高压转低压电平位移电路、电压钳位电路、逻辑控制电路和第一浮动电源轨产生电路构成闭环，用于产生第一电源轨BST作为GaN高速栅驱动电路中的缓冲电路的电源轨，能够保护GaN功率开关器件栅源电压工作在安全范围内；第二浮动电源轨产生电路构成开环，用于产生第二电源轨BSTA作为GaN高速栅驱动电路中的低压转高压电平位移电路的电源轨，能够保证其具有足够的动态范围。

Description

适用于GaN高速栅驱动电路的浮动电源轨
技术领域
本发明属于电源管理技术领域，具体涉及一种适用于GaN高速栅驱动电路的浮动电源轨。
背景技术
随着近年来功率电子的发展，半桥驱动电路正朝着高功率、高频的方向发展，这也给功率管的选取和电路的设计带来了新的要求。传统的半桥驱动电路主要选取硅功率管作为功率级，相比之下，由于GaN功率开关器件(如GaN HEMT)具有耐高压、无反向恢复时间等良好的物理特性，因此采用GaN功率开关器件的半桥栅驱动电路拥有高速、高功率密度等优良特性。但在采用增强型GaN功率开关器件(以下以GaN HEMT为例)做半桥栅驱动电路的功率管时，会出现以下现象导致适用于Si功率管的传统高速高功率栅驱动电路无法用于增强型GaN功率开关器件。
如图1所示为将增强型GaN功率开关器件应用于半桥栅驱动的结构示意图，图中①表示由于外接负载的抽载，存在功率级偏置电压VSW为负的情况；图中②表示由于增强型GaN功率开关器件的栅源耐压低，电路中须将自举电容Cboot的上下极板压差VBST-VSW钳位在安全工作范围内；图中③表示由于自举电容Cboot的上下极板压差VBST-VSW被钳位，死区时间内BST电压由于Cboot电容耦合作用，会随着SW进入负压而减小，导致低压转高压电平位移电路(Level Up)动态范围不够；图中④表示低压转高压电平位移电路(Level Up)的电源轨为BST、VSS，则死区时间内，驱动信号通过电平位移后的幅值VBST-VSS＝VCboot-|VSW|会由于Cboot上下极板压差VCboot被钳位、SW进入负压而减小；以上4种情况将导致两个后果：其一，低压转高压电平位移电路(Level Up)动态范围不够，使得电平位移的速度变慢，不再满足高速栅驱动对传输延迟的要求，以图2中低压转高压电平位移电路(Level Up)为例，浮动电源轨电压VBST的降低使得低压转高压电平位移电路中的功率管M1、M2的栅源电压VGS变小，低压转高压电平位移电路对输出节点的上拉及下拉能力变弱，导致电平位移的速度变慢；其二，低压转高压电平位移电路(Level Up)后级逻辑电路的电源轨为BST、SW，而低压转高压电平位移电路(Level Up)的电源轨为BST、VSS，二者的参考地不同，则驱动信号通过电平位移后的幅值VBST-VSS＝VCboot-|VSW|随SW进入负压减小后，会逐渐触碰不到后级逻辑的阈值电平VT，最终产生驱动信号丢失的问题。
图1中的GaN HEMT(GaN高电子迁移率晶体管)在关断状态下，电流从源端流向漏端时，其漏源电压VDS会有-2～-3V的负压，故在半桥栅驱动电路中，GaN HEMT作下功率管时，在死区时间内由于外接负载的抽载，存在功率级偏置电压VSW为负的情况，且负载电流越高，负压情况越严重；而在自举电容供电模块的传统设计方案中，浮动电源轨BST由低压电源轨VDD供电，这导致在死区时间内给自举电容Cboot充电时，自举电容Cboot上极板被自举二极管钳位在VDD电位，电容两端的压差最高可达(VDD+3)V；但由于GaN HEMT的栅源击穿电压较小(要求VGS<6V，最佳驱动电压不超过5.5V)，则上功率管在开启时极易因自举电容两端压差过大而发生击穿。
因此，在一些桥驱电路设计上，自举电容充电通路上须添加钳位自举电容Cboot上下极板电压差VBST-VSW的钳位电路，从而避免上功率管因栅源电压过大而发生GaN管介质层击穿。但因为自举电容Cboot上下极板的电压差VBST-VSW被钳位在5.5V以内以保证安全工作，且死区时间内功率级偏置电压VSW负值很大，则由于自举电容Cboot的耦合作用，浮动电源轨BST电平会跟随功率级偏置电压VSW进入负压而远低于5V，这就带来了新的问题：1.使得桥接上功率管控制电路和低压逻辑电路的低压转高压电平位移电路(Level Up)动态范围不够(低压转高压电平位移电路的电源轨一般为浮动电源轨BST和芯片地)，导致低压转高压电平位移电路(Level Up)响应速度不符合高速要求，驱动信号传输延迟增大；2.后级逻辑电路的阈值电平在死区时间内会随着浮动电源轨BST与低压电源轨SW电位的同步下降而降低，同时由于低压转高压电平位移电路(Level Up)动态范围的减小会导致驱动信号通过电平位移后的幅值减小，这两个现象会导致输入信号在传输时不被后级逻辑电路识别而发生信号丢失。以上问题给适用于GaN功率开关器件的高速高功率半桥栅驱动电路设计带来了难题，使得很难实现能够同时满足GaN功率开关器件在安全电压内工作和低压转高压电平位移电路(Level Up)拥有足够的动态范围的浮动电源轨。
发明内容
针对上述不足之处，本发明提出一种适用于GaN高速高功率半桥栅驱动电路的浮动电源轨，在保证自举电容Cboot上下极板电压差被钳位在安全电压内的前提下，本发明采用了双浮动电源轨产生电路给GaN半桥栅驱动电路供电，消除了将适用于Si功率管的传统栅驱动浮动电源轨产生电路应用于GaN功率开关器件导致的上功率管介质层能被击穿和驱动信号传输延迟增大甚至丢失的负面问题。
本发明的技术方案为：
适用于GaN高速栅驱动电路的浮动电源轨，包括高压转低压电平位移电路、电压钳位电路、逻辑控制电路、第一浮动电源轨产生电路和第二浮动电源轨产生电路，
所述第二浮动电源轨产生电路包括第一二极管D1、第二二极管D2和自举电容Cboot，第一二极管D1的阳极连接电源电压VDD，其阴极连接第二二极管D2的阴极并产生第二浮动电源轨BSTA；自举电容Cboot的上极板连接第二二极管D2的阳极以及所述第一浮动电源轨产生电路的输出端，其下极板连接所述GaN高速栅驱动电路的半桥开关节点SW；
所述电压钳位电路的两个输入端分别连接所述自举电容Cboot的上极板和下极板，用于检测所述自举电容Cboot的上下极板电压差并输出第一控制信号Ctrl1至所述高压转低压电平位移电路的输入端；
所述高压转低压电平位移电路将所述第一控制信号Ctrl1转至低压电源轨，输出第一逻辑控制信号LV1和第二逻辑控制信号LV2并连接所述逻辑控制电路的两个输入端；
所述逻辑控制电路根据所述第一逻辑控制信号LV1和第二逻辑控制信号LV2产生第二控制信号Ctrl2并连接所述第一浮动电源轨产生电路的输入端；
所述第一浮动电源轨产生电路用于产生第一浮动电源轨BST。
具体的，其特征在于，所述GaN高速栅驱动电路包括缓冲电路和低压转高压电平位移电路，所述缓冲电路的电源轨为第一浮动电源轨BST和半桥开关节点电源轨SW，所述低压转高压电平位移电路的电源轨为第二浮动电源轨BSTA和半桥开关节点电源轨SW。
具体的，所述第一浮动电源轨产生电路包括低压开关管PM0、自举二极管DBOOT、第一电阻R1、NPN型三极管、齐纳管Zener和第二电阻R2，
低压开关管PM0的栅极作为所述第一浮动电源轨产生电路的输入端连接所述第二控制信号Ctrl2，其源极连接第一电阻R1的一端、NPN型三极管的集电极和齐纳管Zener的阴极并连接电源电压VDD，其漏极连接第一电阻R1的另一端、NPN型三极管的发射极和自举二极管DBOOT的阳极；
NPN型三极管的基极连接齐纳管的阳极并通过第二电阻R2后连接自举二极管DBOOT的阳极，自举二极管DBOOT的阴极作为所述第一浮动电源轨产生电路的输出端输出第一浮动电源轨BST。
具体的，所述逻辑控制电路包括锁存保护模块、RS锁存模块和缓冲器，
所述锁存保护模块包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一与非门NAND1和第二与非门NAND2，
第一反相器INV1的输入端连接第二反相器INV2的输入端并连接所述第二逻辑控制信号LV2，其输出端连接第一与非门NAND1的第一输入端；第三反相器INV3的输入端连接第二反相器INV2的输出端，其输出端连接第二与非门NAND2的第一输入端；
第六反相器INV6的输入端连接第四反相器INV4的输入端并连接所述第一逻辑控制信号LV1，其输出端连接第二与非门NAND2的第二输入端；第五反相器INV5的输入端连接第四反相器INV4的输出端，其输出端连接第一与非门NAND1的第二输入端；
所述RS锁存模块包括第三与非门NAND3和第四与非门NAND4，所述第三与非门NAND3的第一输入端连接所述第一与非门NAND1的输出端，其第二输入端连接第四与非门NAND4的输出端，其输出端连接第四与非门NAND4的第一输入端和所述缓冲器的输入端；第四与非门NAND4的第二输入端连接所述第二与非门NAND2的输出端，缓冲器的输出端作为所述逻辑控制电路的输出端输出第二控制信号Ctrl2。
具体的，所述电压钳位电路包括第七反相器INV7、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第一三极管Q1、第二三极管Q2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3和第四PMOS管PM4；
第七反相器INV7的输入端连接第四PMOS管PM4、第五NMOS管NM5和第六NMOS管NM6的栅极以及第三PMOS管PM3和第四NMOS管NM4的漏极，其输出端连接第一PMOS管PM1的栅极；
第一NMOS管NM1的栅极连接第二NMOS管NM2的栅极和漏极以及第一三极管Q1的集电极，其漏极连接第二PMOS管PM2的栅极和漏极以及第三PMOS管PM3的栅极，其源极连接第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4和第六NMOS管NM6的源极并作为所述电压钳位电路的第一输入端连接所述GaN高速栅驱动电路的半桥开关节点处的电压VSW；
第三电阻R3接在第一PMOS管PM1的源极和漏极之间，第四电阻R4和第五电阻R5串联并接在第一PMOS管PM1的漏极和第一NMOS管NM1的源极之间，其串联点连接第一三极管Q1和第二三极管Q2的基极；
第六电阻R6和第七电阻R7串联并连接第一PMOS管PM1的源极和第一三极管Q1的发射极之间，其串联点连接第二三极管Q2的发射极；
第三NMOS管NM3的栅漏短接并连接第二三极管Q2的集电极和第四NMOS管NM4的栅极；
第七NMOS管NM7的栅极连接第四PMOS管PM4和第五NMOS管NM5的漏极并作为所述电压钳位电路的输出端，其源极连接第五NMOS管NM5的源极和第六NMOS管NM6的漏极，其漏极连接第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3和第四PMOS管PM4的源极并作为所述电压钳位电路的第二输入端连接所述第一浮动电源轨的电压VBST。
具体的，所述高压转低压电平位移电路包括第八反相器INV8、第九反相器INV9、第十反相器INV10、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NH1、第十三NMOS管NH2、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PH1、第十PMOS管PH2、第三三极管Q3和第四三极管Q4，所述高压转低压电平位移电路的电源轨为第二浮动电源轨BSTA和半桥开关节点电源轨SW；
第八NMOS管NM8的栅极连接第八反相器INV8的输入端并作为所述高压转低压电平位移电路的输入端，其漏极连接第五PMOS管PM5的漏极和第六PMOS管PM6的栅极，其源极连接第九NMOS管NM9的源极和所述GaN高速栅驱动电路的半桥开关节点处的电压VSW；
第九NMOS管NM9的栅极连接第八反相器INV8的输出端，其漏极连接第五PMOS管PM5的栅极、第六PMOS管PM6的漏极和第九反相器INV9的输入端；
第七PMOS管PM7的栅极连接第九反相器INV9的输出端和第十反相器INV10的输入端，其漏极连接第九PMOS管PH1的源极，其源极连接第五PMOS管PM5、第六PMOS管PM6和第八PMOS管PM8的源极并连接所述第二浮动电源轨的电压VBSTA；
第八PMOS管PM8的栅极连接第十反相器INV10的输出端，其漏极连接第十PMOS管PH2的源极；
第九PMOS管PH1的栅极连接第十PMOS管PH2的栅极，其漏极连接第十二NMOS管NH1的漏极；
第十三NMOS管NH2的栅极连接第十二NMOS管NH1的栅极，其漏极连接第十PMOS管PH2的漏极，其源极连接第四三极管Q4的基极和集电极、第十NMOS管NM10的栅极以及第十一NMOS管NM11的漏极并输出所述第二逻辑控制信号LV2；第四三极管Q4的发射极连接电源电压VDD；
第三三极管Q3的发射极连接电源电压VDD，其基极和集电极相连并连接第十二NMOS管NH1的源极、第十NMOS管NM10的漏极和第十一NMOS管NM11的栅极并输出所述第一逻辑控制信号LV1；第十NMOS管NM10和第十一NMOS管NM11的源极接地。
本发明的有益效果为：本发明提供的电源轨采用双浮动电源轨的设计，能够实现同时满足GaN功率开关器件在安全电压内工作和低压转高压电平位移电路拥有足够的动态范围的浮动电源轨；产生的受自举电容Cboot电压差钳位保护的第一浮动电源轨BST作为GaN高速栅驱动电路中的缓冲电路的电源轨，能够保护GaN功率开关器件栅源电压工作在安全范围内；产生的不受自举电容Cboot电压差钳位保护的第二浮动电源轨BSTA作为GaN高速栅驱动电路中的低压转高压电平位移电路的电源轨，能够保证其具有足够的动态范围。
附图说明
图1为现有技术中将增强型GaN功率开关器件应用于半桥栅驱动的结构示意图。
图2为实施例中的一种适用于GaN高速栅驱动电路的浮动电源轨的结构示意图。
图3为实施例中的电压钳位电路和高压转低压电平位移电路Level Down的具体实现方式。
图4为实施例中将本发明应用于高速栅驱动IC的一种典型应用拓扑搭建方式。
具体实施方式
下面结合附图和具体实施例详细描述本发明的技术方案：
本发明提出的适用于GaN高速栅驱动电路的浮动电源轨采用双浮动电源轨的设计，高压转低压电平位移电路、电压钳位电路、逻辑控制电路和第一浮动电源轨产生电路构成闭环，用于产生第一电源轨BST；二浮动电源轨产生电路构成开环，用于产生第二电源轨BSTA。
GaN高速栅驱动电路中的缓冲电路的电源轨为受自举电容Cboot电压差钳位保护的第一浮动电源轨BST和半桥开关节点电源轨SW，能够保护GaN功率开关器件栅源电压工作在安全范围内；低压转高压电平位移电路的电源轨为不受自举电容Cboot电压差钳位保护的第二浮动电源轨BSTA和半桥开关节点电源轨SW，能够保证其具有足够的动态范围。
如图2所示为第一浮动电源轨产生电路和逻辑控制电路的一种实现方式，第一浮动电源轨产生电路带有有源钳位保护功能及初始化上电功能，包括低压开关管PM0、自举二极管DBOOT、第一电阻R1、NPN型三极管、齐纳管Zener和第二电阻R2，其中第一电阻R1为初始化单元，NPN型三极管、齐纳管Zener和第二电阻R2构成有源钳位单元；低压开关管PM0的栅极作为所述第一浮动电源轨产生电路的输入端连接所述第二控制信号Ctrl2，其源极连接第一电阻R1的一端、NPN型三极管的集电极和齐纳管Zener的阴极并连接电源电压VDD，其漏极连接第一电阻R1的另一端、NPN型三极管的发射极和自举二极管DBOOT的阳极；NPN型三极管的基极连接齐纳管的阳极并通过第二电阻R2后连接自举二极管DBOOT的阳极，自举二极管DBOOT的阴极作为所述第一浮动电源轨产生电路的输出端输出第一浮动电源轨BST。
逻辑控制电路包括锁存保护模块、RS锁存模块和缓冲器，所述锁存保护模块包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一与非门NAND1和第二与非门NAND2，第一反相器INV1的输入端连接第二反相器INV2的输入端并连接所述第二逻辑控制信号LV2，其输出端连接第一与非门NAND1的第一输入端；第三反相器INV3的输入端连接第二反相器INV2的输出端，其输出端连接第二与非门NAND2的第一输入端；第六反相器INV6的输入端连接第四反相器INV4的输入端并连接所述第一逻辑控制信号LV1，其输出端连接第二与非门NAND2的第二输入端；第五反相器INV5的输入端连接第四反相器INV4的输出端，其输出端连接第一与非门NAND1的第二输入端；所述RS锁存模块包括第三与非门NAND3和第四与非门NAND4，所述第三与非门NAND3的第一输入端连接所述第一与非门NAND1的输出端，其第二输出端连接第四与非门NAND4的输出端，其输出端连接第四与非门NAND4的第一输入端和所述缓冲器的输入端；第四与非门NAND4的第二输入端连接所述第二与非门NAND2的输出端，缓冲器的输出端作为所述逻辑控制电路的输出端输出第二控制信号Ctrl2。
如图3所示为电压钳位电路和高压转低压电平位移电路(Level Down)的一种实现方式，电压钳位电路包括第七反相器INV7、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第一三极管Q1、第二三极管Q2、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3和第四PMOS管PM4；第七反相器INV7的输入端连接第四PMOS管PM4、第五NMOS管NM5和第六NMOS管NM6的栅极以及第三PMOS管PM3和第四NMOS管NM4的漏极，其输出端连接第一PMOS管PM1的栅极；第一NMOS管NM1的栅极连接第二NMOS管NM2的栅极和漏极以及第一三极管Q1的集电极，其漏极连接第二PMOS管PM2的栅极和漏极以及第三PMOS管PM3的栅极，其源极连接第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4和第六NMOS管NM6的源极并作为所述电压钳位电路的第一输入端连接所述GaN高速栅驱动电路的半桥开关节点处的电压VSW；第三电阻R3接在第一PMOS管PM1的源极和漏极之间，第四电阻R4和第五电阻R5串联并接在第一PMOS管PM1的漏极和第一NMOS管NM1的源极之间，其串联点连接第一三极管Q1和第二三极管Q2的基极；第六电阻R6和第七电阻R7串联并连接第一PMOS管PM1的源极和第一三极管Q1的发射极之间，其串联点连接第二三极管Q2的发射极；第三NMOS管NM3的栅漏短接并连接第二三极管Q2的集电极和第四NMOS管NM4的栅极；第七NMOS管NM7的栅极连接第四PMOS管PM4和第五NMOS管NM5的漏极并作为所述电压钳位电路的输出端，其源极连接第五NMOS管NM5的源极和第六NMOS管NM6的漏极，其漏极连接第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3和第四PMOS管PM4的源极并作为所述电压钳位电路的第二输入端连接所述第一浮动电源轨的电压VBST。
电压钳位电路主要由带隙基准电路和电流比较器构成。第一三极管Q1和第二三极管Q2构成了基准核心，通过第三电阻R3、第四电阻R4和第五电阻R5构成的分压电阻采集自举电容Cboot上下极板BST-SW的电压信息，该电平输入第一三极管Q1和第二三极管Q2的基区，由于第一三极管Q1和第二三极管Q2所在之路的跨导不同，基准核心通过第一三极管Q1和第二三极管Q2镜像至电流比较器的电流大小不一致，则BST-SW的压差不同时，电压钳位电路的输出的第一控制信号Ctrl1会为高或是为低。
高压转低压电平位移电路包括第八反相器INV8、第九反相器INV9、第十反相器INV10、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NH1、第十三NMOS管NH2、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PH1、第十PMOS管PH2、第三三极管Q3和第四三极管Q4，所述高压转低压电平位移电路的电源轨为第二浮动电源轨BSTA和半桥开关节点电源轨SW；第八NMOS管NM8的栅极连接第八反相器INV8的输入端并作为所述高压转低压电平位移电路的输入端，其漏极连接第五PMOS管PM5的漏极和第六PMOS管PM6的栅极，其源极连接第九NMOS管NM9的源极和所述GaN高速栅驱动电路的半桥开关节点处的电压VSW；第九NMOS管NM9的栅极连接第八反相器INV8的输出端，其漏极连接第五PMOS管PM5的栅极、第六PMOS管PM6的漏极和第九反相器INV9的输入端；第七PMOS管PM7的栅极连接第九反相器INV9的输出端和第十反相器INV10的输入端，其漏极连接第九PMOS管PH1的源极，其源极连接第五PMOS管PM5、第六PMOS管PM6和第八PMOS管PM8的源极并连接所述第二浮动电源轨的电压VBSTA；第八PMOS管PM8的栅极连接第十反相器INV10的输出端，其漏极连接第十PMOS管PH2的源极；第九PMOS管PH1的栅极连接第十PMOS管PH2的栅极，其漏极连接第十二NMOS管NH1的漏极；第十三NMOS管NH2的栅极连接第十二NMOS管NH1的栅极，其漏极连接第十PMOS管PH2的漏极，其源极连接第四三极管Q4的基极和集电极、第十NMOS管NM10的栅极以及第十一NMOS管NM11的漏极并输出所述第二逻辑控制信号LV2；第四三极管Q4的发射极连接电源电压VDD；第三三极管Q3的发射极连接电源电压VDD，其基极和集电极相连并连接第十二NMOS管NH1的源极、第十NMOS管NM10的漏极和第十一NMOS管NM11的栅极并输出所述第一逻辑控制信号LV1；第十NMOS管NM10和第十一NMOS管NM11的源极接地。
第一电源轨BST的产生的工作原理为：电压钳位电路用于对自举电容Cboot上下极板的电压差VBST-VSW进行实时电压检测并产生第一控制信号Ctrl1，高压转低压电平位移电路(Level Down)将第一控制信号Ctrl1转至低压电源轨作逻辑控制，产生第一逻辑控制信号LV1和第二逻辑控制信号LV2输入逻辑控制电路，逻辑控制电路产生第二控制信号Ctrl2控制第一浮动电源轨产生电路中的自举二极管DBOOT正端到低压电源轨VDD之间的低压开关管PM0。
当检测到自举电容Cboot上的电压欠压时，电源电压VDD通过自举二极管DBOOT向自举电容Cboot充电；当检测到自举电容Cboot上的电压过压时，断开电源电压VDD到自举电容Cboot的充电通路。电压钳位电路输出的第一控制信号Ctrl1经过高压转低压电平位移电路(LevelDown)转至低压电源轨，输出第二控制信号Ctrl2控制逻辑控制电路。逻辑控制电路的真值表如下所示，其中A表示第一反相器INV1的输入信号，B表示第二反相器INV2的输入信号，Set表示第一与非门NAND1的输出信号，Reset表示第二与非门NAND2的输出信号，Q表示第三与非门NAND3的输出信号：
Figure GDA0002374291730000091
该逻辑设计可使逻辑控制电路中的RS锁存模块在SW节点的共模噪声影响下依然能够正常工作。
在自举二极管DBOOT的正端及VDD电源偏置间***低压开关管PM0，当电压钳位电路检测到自举电容Cboot上下极板之间的电压差BST-SW过压时，输出第一控制信号Ctrl1经过高压转低压电平位移电路(Level Down)转至低压轨，作逻辑控制电路的输入；逻辑控制电路的输出信号受第一控制信号Ctrl1控制，产生第二控制信号Ctrl2快速关断低压开关管PM0，实现电源电压VDD到自举电容Cboot的充电通路的断开；前级电路检测到自举电容Cboot上下极板之间的电压差BST-SW欠压时，逻辑控制电路输出第二控制信号Ctrl2打开低压开关管PM0，充电通路等效为自举二极管DBOOT与自举电容Cboot级联的自举充电通路，当GaN高速栅驱动电路的上管关断，半桥开关节点SW电压降低至地电位VSS及以下后，充电支路导通，开始给自举电容Cboot充电。
上述工作流程实现了自举电容Cboot两端电平的检测以及自举电容Cboot受控的充电过程。但由于低压开关管PM0的接入，导致低压开关管PM0在关断时，其体二极管与自举二极管DBOOT形成一对背对背二极管对，致使VA节点(即自举二极管DBOOT的阳极)成为高阻节点，会使得：1.整个驱动芯片上电时，自举电容Cboot到电源电压VDD为高阻通路，无法正常上电；2.整个驱动芯片正常工作后，上功率管快速开启和关断，第一浮动电源轨BST的dv/dt共模噪声串扰非常剧烈，高阻节点VA容易受到干扰，影响电路正常工作。因此在第一浮动电源轨产生电路中，接入大电阻即第一电阻R1使自举电容Cboot能初始化，使BST-SW达到工作电压；齐纳管Zener、第二电阻R2和NPN三极管构成了有源钳位电路给VA节点充电，低压开关管PM0的体二极管构成有源泄放通路给VA节点放电，抵消第一浮动电源轨BST的dv/dt共模噪声对VA节点电压的串扰。
第一浮动电源轨产生电路中，有源钳位电路的工作原理如下：当第一浮动电源轨BST处电平迅速下降时，VA节点受负dv/dt串扰至很低的电压，齐纳管Zenar反向击穿，产生的压降使NPN三极管的基极和集电极反偏；同时流过第二电阻R2的电流使NPN三极管的基区和发射区之间产生压降，BE结正偏，NPN三极管基区导通；此时有源钳位通路开启，有
Figure GDA0002374291730000101
上式中，k为玻尔兹曼常数，T为环境温度，室温下kT＝26mV，β为NPN三极管的放大系数，IZenar和IR2为流经齐纳管Zenar和第二电阻R2的电流，(IZenar-IR2)代表流入NPN三极管基极的电流，IE为NPN三极管集电极电流，在有源钳位通路开启时对VA节点充电，抵消第一浮动电源轨BST的dv/dt共模噪声对VA节点电压的串扰。
如图1所示是本发明提供的可满足驱动信号高速可靠传输的第二浮动电源轨产生电路的示意图，包括第一二极管D1、第二二极管D2及自举电容Cboot，第一二极管D1的阳极连接电源电压VDD，其阴极连接第二二极管D2的阴极并产生第二浮动电源轨BSTA；自举电容的上极板连接第二二极管D2的阳极以及第一浮动电源轨产生电路的输出端，其下极板连接GaN高速栅驱动电路的半桥开关节点SW。
上管开启阶段，第二二极管D2正向导通，第一二极管D1关断，此时
VBST-VD2＝VBSTA
其中VD2为第二二极管D2在导通时的正向压降。
而在上管关断，下管开启的死区时间内，由于第一电源轨BST的电平最低会降低至2V，此时第二二极管D2关断，第一二极管D1开启，产生的第二浮动电源轨BSTA的电位由电源电压VDD提供
VBSTA＝VDD-VD1
其中VD1为第一二极管D1在导通时的正向压降。
第一二极管D1和第二二极管D2的优选实现方式为：D1为高压二极管，其负端到正端在自举时需保证Vin+VDD大小的耐压；D2为低压二极管，其负端到正端的耐压不会超过SW的负压值|VSW|，但其负端和正端对衬底的需保证Vin+VDD大小的耐压，这种方式最节省芯片面积，寄生参数最小，电路相应最快。
图4为本发明应用于GaN高速栅驱动IC的一种典型应用拓扑搭建。其中的电压钳位电路、高压转低压电平位移电路(Level Down)、逻辑控制电路以及第一浮动电源轨产生电路共同实现了自举充电和给栅驱动电路供电的功能。针对死区时间内，第一浮动电源轨BST处的电位因GaN功率开关器件出现源漏负压现象而降到过低电平的问题，本发明设计了一条电平范围从BSTA至SW的电源轨给半桥栅驱动电路中的低压转高压电平位移电路(LevelUp)供电，由于在死区时间内，第二电源轨BSTA的电平不受GaN功率开关器件源漏电压为负情况的影响，低压转高压电平位移电路(Level Up)的动态范围得到了保证，传统的低压转高压电平位移电路(Level Up)和驱动逻辑电路可适用于GaN高速栅驱动应用。
本发明针对增强型GaN功率开关器件的物理特性，设计了一种双浮动电源轨的供电方案，消除了增强型GaN功率开关器件对半桥栅驱动电路在高速高功率应用下工作的负面影响。值得说明的是，本发明使用的***控制方式和具体电路设计也可应用于Si功率开关器件及其他宽禁带半导体开关器件(如SiC功率开关器件)的驱动电路中，具体而言，针对Si功率开关器件的栅驱动电路，死区时间内下功率管体二极管续流，SW节点电压在死区时间内会下降至-0.7V的负压，本发明同样适用于该种应用。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (6)

1.适用于GaN高速栅驱动电路的浮动电源轨，其特征在于，包括高压转低压电平位移电路、电压钳位电路、逻辑控制电路、第一浮动电源轨产生电路和第二浮动电源轨产生电路，
所述第二浮动电源轨产生电路包括第一二极管(D1)、第二二极管(D2)和自举电容(Cboot)，第一二极管(D1)的阳极连接电源电压(VDD)，其阴极连接第二二极管(D2)的阴极并产生第二浮动电源轨(BSTA)；自举电容(Cboot)的上极板连接第二二极管(D2)的阳极以及所述第一浮动电源轨产生电路的输出端，其下极板连接所述GaN高速栅驱动电路的半桥开关节点(SW)；
所述电压钳位电路的两个输入端分别连接所述自举电容(Cboot)的上极板和下极板，用于检测所述自举电容(Cboot)的上下极板电压差并输出第一控制信号(Ctrl1)至所述高压转低压电平位移电路的输入端；
所述高压转低压电平位移电路将所述第一控制信号(Ctrl1)转至低压电源轨，输出第一逻辑控制信号(LV1)和第二逻辑控制信号(LV2)并连接所述逻辑控制电路的两个输入端；
所述逻辑控制电路根据所述第一逻辑控制信号(LV1)和第二逻辑控制信号(LV2)产生第二控制信号(Ctrl2)并连接所述第一浮动电源轨产生电路的输入端；
所述第一浮动电源轨产生电路用于产生第一浮动电源轨(BST)；
所述第一浮动电源轨(BST)受所述自举电容(Cboot)电压差钳位保护，所述第二浮动电源轨(BSTA)不受所述自举电容(Cboot)电压差钳位保护。
2.根据权利要求1所述的适用于GaN高速栅驱动电路的浮动电源轨，其特征在于，所述GaN高速栅驱动电路包括缓冲电路和低压转高压电平位移电路，所述缓冲电路的电源轨为第一浮动电源轨(BST)和半桥开关节点电源轨(SW)，所述低压转高压电平位移电路的电源轨为第二浮动电源轨(BSTA)和半桥开关节点电源轨(SW)。
3.根据权利要求1所述的适用于GaN高速栅驱动电路的浮动电源轨，其特征在于，所述第一浮动电源轨产生电路包括低压开关管(PM0)、自举二极管(DBOOT)、第一电阻(R1)、NPN型三极管、齐纳管(Zener)和第二电阻(R2)，
低压开关管(PM0)的栅极作为所述第一浮动电源轨产生电路的输入端连接所述第二控制信号(Ctrl2)，其源极连接第一电阻(R1)的一端、NPN型三极管的集电极和齐纳管(Zener)的阴极并连接电源电压(VDD)，其漏极连接第一电阻(R1)的另一端、NPN型三极管的发射极和自举二极管(DBOOT)的阳极；
NPN型三极管的基极连接齐纳管的阳极并通过第二电阻(R2)后连接自举二极管(DBOOT)的阳极，自举二极管(DBOOT)的阴极作为所述第一浮动电源轨产生电路的输出端输出第一浮动电源轨(BST)。
4.根据权利要求1所述的适用于GaN高速栅驱动电路的浮动电源轨，其特征在于，所述逻辑控制电路包括锁存保护模块、RS锁存模块和缓冲器，
所述锁存保护模块包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第一与非门(NAND1)和第二与非门(NAND2)，
第一反相器(INV1)的输入端连接第二反相器(INV2)的输入端并连接所述第二逻辑控制信号(LV2)，其输出端连接第一与非门(NAND1)的第一输入端；第三反相器(INV3)的输入端连接第二反相器(INV2)的输出端，其输出端连接第二与非门(NAND2)的第一输入端；
第六反相器(INV6)的输入端连接第四反相器(INV4)的输入端并连接所述第一逻辑控制信号(LV1)，其输出端连接第二与非门(NAND2)的第二输入端；第五反相器(INV5)的输入端连接第四反相器(INV4)的输出端，其输出端连接第一与非门(NAND1)的第二输入端；
所述RS锁存模块包括第三与非门(NAND3)和第四与非门(NAND4)，所述第三与非门(NAND3)的第一输入端连接所述第一与非门(NAND1)的输出端，其第二输入端连接第四与非门(NAND4)的输出端，其输出端连接第四与非门(NAND4)的第一输入端和所述缓冲器的输入端；第四与非门(NAND4)的第二输入端连接所述第二与非门(NAND2)的输出端，缓冲器的输出端作为所述逻辑控制电路的输出端输出第二控制信号(Ctrl2)。
5.根据权利要求1所述的适用于GaN高速栅驱动电路的浮动电源轨，其特征在于，所述电压钳位电路包括第七反相器(INV7)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第七电阻(R7)、第一三极管(Q1)、第二三极管(Q2)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第六NMOS管(NM6)、第七NMOS管(NM7)、第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)和第四PMOS管(PM4)；
第七反相器(INV7)的输入端连接第四PMOS管(PM4)、第五NMOS管(NM5)和第六NMOS管(NM6)的栅极以及第三PMOS管(PM3)和第四NMOS管(NM4)的漏极，其输出端连接第一PMOS管(PM1)的栅极；
第一NMOS管(NM1)的栅极连接第二NMOS管(NM2)的栅极和漏极以及第一三极管(Q1)的集电极，其漏极连接第二PMOS管(PM2)的栅极和漏极以及第三PMOS管(PM3)的栅极，其源极连接第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)和第六NMOS管(NM6)的源极并作为所述电压钳位电路的第一输入端连接所述GaN高速栅驱动电路的半桥开关节点处的电压(VSW)；
第三电阻(R3)接在第一PMOS管(PM1)的源极和漏极之间，第四电阻(R4)和第五电阻(R5)串联并接在第一PMOS管(PM1)的漏极和第一NMOS管(NM1)的源极之间，其串联点连接第一三极管(Q1)和第二三极管(Q2)的基极；
第六电阻(R6)和第七电阻(R7)串联并连接第一PMOS管(PM1)的源极和第一三极管(Q1)的发射极之间，其串联点连接第二三极管(Q2)的发射极；
第三NMOS管(NM3)的栅漏短接并连接第二三极管(Q2)的集电极和第四NMOS管(NM4)的栅极；
第七NMOS管(NM7)的栅极连接第四PMOS管(PM4)和第五NMOS管(NM5)的漏极并作为所述电压钳位电路的输出端，其源极连接第五NMOS管(NM5)的源极和第六NMOS管(NM6)的漏极，其漏极连接第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)和第四PMOS管(PM4)的源极并作为所述电压钳位电路的第二输入端连接所述第一浮动电源轨的电压(VBST)。
6.根据权利要求1所述的适用于GaN高速栅驱动电路的浮动电源轨，其特征在于，所述高压转低压电平位移电路包括第八反相器(INV8)、第九反相器(INV9)、第十反相器(INV10)、第八NMOS管(NM8)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NH1)、第十三NMOS管(NH2)、第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PH1)、第十PMOS管(PH2)、第三三极管(Q3)和第四三极管(Q4)，所述高压转低压电平位移电路的电源轨为第二浮动电源轨(BSTA)和半桥开关节点电源轨(SW)；
第八NMOS管(NM8)的栅极连接第八反相器(INV8)的输入端并作为所述高压转低压电平位移电路的输入端，其漏极连接第五PMOS管(PM5)的漏极和第六PMOS管(PM6)的栅极，其源极连接第九NMOS管(NM9)的源极和所述GaN高速栅驱动电路的半桥开关节点处的电压(VSW)；
第九NMOS管(NM9)的栅极连接第八反相器(INV8)的输出端，其漏极连接第五PMOS管(PM5)的栅极、第六PMOS管(PM6)的漏极和第九反相器(INV9)的输入端；
第七PMOS管(PM7)的栅极连接第九反相器(INV9)的输出端和第十反相器(INV10)的输入端，其漏极连接第九PMOS管(PH1)的源极，其源极连接第五PMOS管(PM5)、第六PMOS管(PM6)和第八PMOS管(PM8)的源极并连接所述第二浮动电源轨的电压(VBSTA)；
第八PMOS管(PM8)的栅极连接第十反相器(INV10)的输出端，其漏极连接第十PMOS管(PH2)的源极；
第九PMOS管(PH1)的栅极连接第十PMOS管(PH2)的栅极，其漏极连接第十二NMOS管(NH1)的漏极；
第十三NMOS管(NH2)的栅极连接第十二NMOS管(NH1)的栅极，其漏极连接第十PMOS管(PH2)的漏极，其源极连接第四三极管(Q4)的基极和集电极、第十NMOS管(NM10)的栅极以及第十一NMOS管(NM11)的漏极并输出所述第二逻辑控制信号(LV2)；第四三极管(Q4)的发射极连接电源电压(VDD)；
第三三极管(Q3)的发射极连接电源电压(VDD)，其基极和集电极相连并连接第十二NMOS管(NH1)的源极、第十NMOS管(NM10)的漏极和第十一NMOS管(NM11)的栅极并输出所述第一逻辑控制信号(LV1)；第十NMOS管(NM10)和第十一NMOS管(NM11)的源极接地。
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