CN108493247A - 一种具有p柱区和n柱区阶梯掺杂的sj-vdmos器件及制造方法 - Google Patents
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Abstract
本发明涉及一种具有P柱区和N柱区阶梯掺杂的SJ‑VDMOS器件及制造方法，将阶梯掺杂（变掺杂）的思想引入新结构，将漂移区超结中的超结P型柱区（11）进行阶梯掺杂，掺杂浓度由源极到漏极逐渐降低；同时超结N型柱区（12）也进行阶梯掺杂，掺杂浓度由源极到漏极逐渐升高。新型结构阶梯掺杂可以平衡漂移区的电荷，提高器件击穿电压的同时保持了器件好的导通电阻特性。并且新结构可以降低器件内部电荷存储，提高器件开关速度，当器件应用于功率集成电路时，可以有效降低开关损耗。
Description
技术领域
本发明涉及一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件及制造方法，属于电子技术领域。
背景技术
传统VDMOS工作时，漂移区均匀掺杂的情况下导通电阻和击穿电压呈Ron∝BV2.4的关系。这种关系被称为“硅极限”。为了打破这种关系，陈星弼院士，D.J.Coe等提出了利用交替排列的PN结构来代替传统功率器件中的低掺杂漂移区作为电压支持层，Tatsuhiko等人提出的“超结理论”(Superjunction Theory)概念，即对这思想的总结。超结理论的应用，使得导通电阻与击穿电压呈Ron∝BV1.1的关系。但是，超结VDMOS器件中交替P型和N型柱区的存在，使得器件内部寄生体二极管面积增大，器件导通时存储的电荷多于常规VDMOS器件。当超结VDMOS器件关断时，要完全抽取存储的电荷所花费的时间更长，降低了器件的开关速度，增加了器件的开关功耗。
发明内容
本发明所要解决的技术问题是提供一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，不仅能够提高器件开关速度，而且能够有效提高器件击穿电压，降低导通电阻。
本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，包括N衬底、超结P型柱区、超结N型柱区、P型体区、重掺杂N+区、重掺杂P+区、栅氧化层、栅电极、金属源极层和金属漏极层；其中，金属漏极层两侧间的间距与N衬底两侧间的间距相等，N衬底覆盖设置于金属漏极层的上表面，且N衬底的两侧分别与金属漏极层的两侧相对应；超结P型柱区和超结N型柱区相邻设置于N衬底的上表面上，超结P型柱区和超结N型柱区彼此相对面相互对接，超结P型柱区上背向超结N型柱区的侧面与N衬底上对应一侧相平齐，超结N型柱区上背向超结P型柱区的侧面与N衬底上对应一侧相平齐；超结N型柱区的高度高于超结P型柱区的高度，超结P型柱区中在竖直方向上、按预设P型电荷区阶数进行划分，获得各个P型电荷区，且各个P型电荷区的掺杂浓度沿竖直方向呈阶梯分布；超结N型柱区中在竖直方向上、按预设N型电荷区阶数进行划分，获得各个N型电荷区，且各个N型电荷区的掺杂浓度沿竖直方向呈阶梯分布；P型体区两侧之间的间距与超结P型柱区两侧间的间距相等，P型体区设置于超结P型柱区的上表面，且P型体区的两侧分别与超结P型柱区的两侧相对应，P型体区的上表面与超结N型柱区的上表面相平齐，且P型体区与超结N型柱区彼此相对面相互对接；重掺杂N+区两侧间间距与重掺杂P+区两侧间间距之和小于P型体区两侧之间的间距，重掺杂N+区与重掺杂P+区相邻内嵌设置于P型体区的上表面，重掺杂N+区的上表面、重掺杂P+区的上表面均与P型体区的上表面相平齐，重掺杂N+区与重掺杂P+区彼此相对面相互对接，重掺杂P+区上背向重掺杂N+区的一侧与P型体区上背向超结N型柱区的一侧相对接；金属源极层两侧间的间距与N衬底两侧间的间距相等，栅氧化层内嵌设置于金属源极层的下表面，栅氧化层的下表面与金属源极层的下表面相平齐，且栅氧化层的其中一侧与金属源极层的其中一侧相对接，栅氧化层另一侧与金属源极层另一侧之间的间距大于重掺杂P+区两侧间间距，且栅氧化层另一侧与金属源极层另一侧之间的间距小于重掺杂N+区两侧间间距与重掺杂P+区两侧间间距之和；栅氧化层与金属源极层所构整体设置于超结N型柱区上表面与P型体区上表面，且栅氧化层和金属源极层彼此相对接的一侧与超结N型柱区上背向超结P型柱区的侧面相平齐，金属源极层上远离栅氧化层的一侧与重掺杂P+区上背向重掺杂N+区的一侧相平齐；栅电极两侧间的间距小于栅氧化层两侧间的间距，栅电极内嵌设置于栅氧化层上对接金属源极层一侧的侧面上，栅电极与N衬底相平行，栅电极上其中一侧与栅氧化层上该内嵌设置侧面相平齐，且栅电极上的另一侧位于栅氧化层中，以及栅电极上另一侧与金属源极层上远离栅氧化层的一侧间的间距、等于重掺杂N+区两侧间间距与重掺杂P+区两侧间间距之和。
作为本发明的一种优选技术方案：所述超结N型柱区中各个N型电荷区的掺杂浓度，沿竖直方向上由金属漏极层至金属源极层方向呈阶梯减少；所述超结P型柱区中各个P型电荷区的掺杂浓度，沿竖直方向上由金属漏极层至金属源极层方向呈阶梯增加。
作为本发明的一种优选技术方案：所述N衬底为N型低阻硅衬底。
与上述相对应，本发明还要解决的技术问题是提供一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件的制造方法，用以实现所设计SJ-VDMOS器件，提高器件开关速度，并有效提高器件击穿电压，降低导通电阻。
本发明为了解决上述技术问题采用以下技术方案：本发明设计了一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件的制造方法，包括如下步骤：
步骤A.在所述N衬底上表面生长一层预设厚度的外延层；
步骤B.针对N衬底上表面的外延层进行预设次数外延操作，分别形成所述超结P型柱区和超结N型柱区，并通过调整电荷区中杂质剂量，实现超结P型柱区各个P型电荷区掺杂浓度沿竖直方向的阶梯分布，以及实现超结N型柱区各个N型电荷区掺杂浓度沿竖直方向的阶梯分布；
步骤C.利用同一窗口，针对超结P型柱区上表面进行P阱注入硼，构建P型体区；
步骤D.针对P型体区上表面内嵌注入施主杂质砷，形成重掺杂N+区；
步骤E.针对P型体区上表面内嵌进行P阱注入硼，形成重掺杂P+区；
步骤F.针对硅片材料进行操作，形成栅氧化层、栅电极、金属源极层，并设置于超结N型柱区上表面与P型体区上表面；
步骤G.在N衬底下表面形成金属漏极层。
作为本发明的一种优选技术方案：所述步骤B中，针对N衬底上表面的外延层进行预设次数外延操作，分别形成所述超结P型柱区和超结N型柱区，并采用高温退火方法，通过调整电荷区中杂质剂量，实现超结P型柱区各个P型电荷区掺杂浓度沿竖直方向的阶梯分布，以及实现超结N型柱区各个N型电荷区掺杂浓度沿竖直方向的阶梯分布。
本发明所述一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件及制造方法，采用以上技术方案与现有技术相比，具有以下技术效果：
本发明设计了一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件及制造方法，提出的新结构超结区由纵向的超结P型柱区和超结N型柱区构成，同时，超结P型柱区和超结N型柱区采用的是阶梯掺杂浓度分布，超结P型柱区掺杂浓度从源侧到漏侧逐渐降低、超结N型柱区掺杂浓度从源侧到漏侧逐渐升高；如此当器件正向导通时，超结P型柱区中会向超结N型柱区注入空穴，同时超结N型柱区也会向超结P型柱区注入电子，多余电荷的浓度由源到漏逐渐变化，器件关断时，不同掺杂浓度的耗尽区宽度会不一样。本发明提出的结构可以充分降低过剩载流子的产生，经过对超结P型柱区和超结N型柱区中系列电荷区厚度以及掺杂浓度的优化设计，在使得超结中的超结P型柱区和超结N型柱区之间的电荷达到平衡的同时，减少器件内部的电荷存储，提高器件的开关速度。再者，超结P型柱区和超结N型柱区掺杂浓度的阶梯变化可以调制器件的体电场，在器件内部产生多个电场峰值，提高器件的耐压，提升器件击穿电压与导通电阻之间的折衷。
附图说明
图1是本发明所设计具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件的剖面示意图。
其中，10.N衬底，11.超结P型柱区，12.超结N型柱区，13.P型体区，14.重掺杂N+区，15.重掺杂P+区，16.栅氧化层，17.栅电极，18.金属源极层，19.金属漏极层，20.P型电荷区，21.N型电荷区。
具体实施方式
下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。
如图1所示，本发明设计了一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，实际应用当中，具体包括N型低阻硅衬底、超结P型柱区11、超结N型柱区12、P型体区13、重掺杂N+区14、重掺杂P+区15、栅氧化层16、栅电极17、金属源极层18和金属漏极层19；其中，金属漏极层19两侧间的间距与N型低阻硅衬底两侧间的间距相等，N型低阻硅衬底覆盖设置于金属漏极层19的上表面，且N型低阻硅衬底的两侧分别与金属漏极层19的两侧相对应；超结P型柱区11和超结N型柱区12相邻设置于N型低阻硅衬底的上表面上，超结P型柱区11和超结N型柱区12彼此相对面相互对接，超结P型柱区11上背向超结N型柱区12的侧面与N型低阻硅衬底上对应一侧相平齐，超结N型柱区12上背向超结P型柱区11的侧面与N型低阻硅衬底上对应一侧相平齐；超结N型柱区12的高度高于超结P型柱区11的高度，超结P型柱区11中在竖直方向上、按预设P型电荷区阶数进行划分，获得各个P型电荷区20，且各个P型电荷区20的掺杂浓度沿竖直方向呈阶梯分布，实际应用中，设计超结P型柱区11中各个P型电荷区20的掺杂浓度，沿竖直方向上由金属漏极层19至金属源极层18方向呈阶梯增加；超结N型柱区12中在竖直方向上、按预设N型电荷区阶数进行划分，获得各个N型电荷区21，且各个N型电荷区21的掺杂浓度沿竖直方向呈阶梯分布，实际应用当中，设计超结N型柱区12中各个N型电荷区21的掺杂浓度，沿竖直方向上由金属漏极层19至金属源极层18方向呈阶梯减少；P型体区13两侧之间的间距与超结P型柱区11两侧间的间距相等，P型体区13设置于超结P型柱区11的上表面，且P型体区13的两侧分别与超结P型柱区11的两侧相对应，P型体区13的上表面与超结N型柱区12的上表面相平齐，且P型体区13与超结N型柱区12彼此相对面相互对接；重掺杂N+区14两侧间间距与重掺杂P+区15两侧间间距之和小于P型体区13两侧之间的间距，重掺杂N+区14与重掺杂P+区15相邻内嵌设置于P型体区13的上表面，重掺杂N+区14的上表面、重掺杂P+区15的上表面均与P型体区13的上表面相平齐，重掺杂N+区14与重掺杂P+区15彼此相对面相互对接，重掺杂P+区15上背向重掺杂N+区14的一侧与P型体区13上背向超结N型柱区12的一侧相对接，重掺杂N+区14与重掺杂P+区15作为SJ-VDMOS器件的源端欧姆接触区；金属源极层18两侧间的间距与N型低阻硅衬底两侧间的间距相等，栅氧化层16内嵌设置于金属源极层18的下表面，栅氧化层16的下表面与金属源极层18的下表面相平齐，且栅氧化层16的其中一侧与金属源极层18的其中一侧相对接，栅氧化层16另一侧与金属源极层18另一侧之间的间距大于重掺杂P+区15两侧间间距，且栅氧化层16另一侧与金属源极层18另一侧之间的间距小于重掺杂N+区14两侧间间距与重掺杂P+区15两侧间间距之和；栅氧化层16与金属源极层18所构整体设置于超结N型柱区12上表面与P型体区13上表面，且栅氧化层16和金属源极层18彼此相对接的一侧与超结N型柱区12上背向超结P型柱区11的侧面相平齐，金属源极层18上远离栅氧化层16的一侧与重掺杂P+区15上背向重掺杂N+区14的一侧相平齐；栅电极17两侧间的间距小于栅氧化层16两侧间的间距，栅电极17内嵌设置于栅氧化层16上对接金属源极层18一侧的侧面上，栅电极17与N型低阻硅衬底相平行，栅电极17上其中一侧与栅氧化层16上该内嵌设置侧面相平齐，且栅电极17上的另一侧位于栅氧化层16中，以及栅电极17上另一侧与金属源极层18上远离栅氧化层16的一侧间的间距、等于重掺杂N+区14两侧间间距与重掺杂P+区15两侧间间距之和。
针对上述所设计具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件的具体结构，本发明进一步设计了上述SJ-VDMOS器件的制造方法，实际应用当中，具体包括如下步骤：
步骤A.在所述N衬底10上表面生长一层预设厚度的外延层。
步骤B.针对N衬底10上表面的外延层进行预设次数外延操作，分别形成所述超结P型柱区11和超结N型柱区12，并采用高温退火方法，通过调整电荷区中杂质剂量，实现超结P型柱区11各个P型电荷区20掺杂浓度沿竖直方向的阶梯分布，以及实现超结N型柱区12各个N型电荷区21掺杂浓度沿竖直方向的阶梯分布。
步骤C.利用同一窗口，针对超结P型柱区11上表面进行P阱注入硼，构建P型体区13。
步骤D.针对P型体区13上表面内嵌注入施主杂质砷，形成重掺杂N+区14。
步骤E.针对P型体区13上表面内嵌进行P阱注入硼，形成重掺杂P+区15。
步骤F.针对硅片材料进行操作，形成栅氧化层16、栅电极17、金属源极层18，并设置于超结N型柱区12上表面与P型体区13上表面。
步骤G.在N衬底10下表面形成金属漏极层19。
高的击穿电压与低的导通电阻对半导体功率器件而言是基本的性能指标，对常规功率器件而言，高的击穿电压带来高的导通电阻，为了获得击穿电压与导通电阻之间较优的折衷，除了改变器件的结构，调整好各区的掺杂浓度与宽度也是至关重要的。这些参数的改变又会对器件开关速度的产生影响。
根据本发明所述的SJ-VDMOS器件的制造方法，步骤B中,超结区由纵向向的超结N型柱区12和超结P型柱区11构成，超结N型柱区12和超结P型柱区11交替排列，构成器件的漂移区，这样的一个构造可以优化漂移区的掺杂浓度，获得好的击穿电压与导通电阻之间的优化折衷。
与常规的SJ-VDMOS器件相比，本发明的创新，即本发明的重点在于，将超结漂移区中的超结P型柱区11和超结N型柱区12进行阶梯掺杂，超结P型柱区11掺杂浓度从源侧到漏侧逐渐降低；超结N型柱区12掺杂浓度从源侧到漏侧逐渐升高。超结P型柱区11和超结N型柱区12采用阶梯掺杂的原理和主要作用是：当器件正向导通时，超结P型柱区11会向超结N型柱区12注入空穴，同时超结N型柱区12也会向超结P型柱区11注入电子，多余电荷的浓度由源到漏逐渐变化，且阻态时耗尽区宽度是不一样的。本发明提出的结构可以充分调制过剩电荷的分布，经过对P柱区、N柱区宽度以及掺杂浓度的优化设计，减少器件内部的电荷存储，提高器件的开关速度。再者，超结P型柱区11和超结N型柱区12掺杂浓度的阶梯变化可以调制器件的体电场，在器件内部产生多个电场峰值，提高器件的耐压，提升器件击穿电压与导通电阻之间的折衷。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变动。
Claims (5)
1. 一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，其特征在于：包括N衬底（10）、超结P型柱区（11）、超结N型柱区（12）、P型体区（13）、重掺杂N+区（14）、重掺杂P+区（15）、栅氧化层（16）、栅电极（17）、金属源极层（18）和金属漏极层（19）；其中，金属漏极层（19）两侧间的间距与N衬底（10）两侧间的间距相等，N衬底（10）覆盖设置于金属漏极层（19）的上表面，且N衬底（10）的两侧分别与金属漏极层（19）的两侧相对应；超结P型柱区（11）和超结N型柱区（12）相邻设置于N衬底（10）的上表面上，超结P型柱区（11）和超结N型柱区（12）彼此相对面相互对接，超结P型柱区（11）上背向超结N型柱区（12）的侧面与N衬底（10）上对应一侧相平齐，超结N型柱区（12）上背向超结P型柱区（11）的侧面与N衬底（10）上对应一侧相平齐；超结N型柱区（12）的高度高于超结P型柱区（11）的高度，超结P型柱区（11）中在竖直方向上、按预设P型电荷区阶数进行划分，获得各个 P型电荷区（20），且各个P型电荷区（20）的掺杂浓度沿竖直方向呈阶梯分布；超结N型柱区（12）中在竖直方向上、按预设N型电荷区阶数进行划分，获得各个 N型电荷区（21），且各个N型电荷区（21）的掺杂浓度沿竖直方向呈阶梯分布；P型体区（13）两侧之间的间距与超结P型柱区（11）两侧间的间距相等，P型体区（13）设置于超结P型柱区（11）的上表面，且P型体区（13）的两侧分别与超结P型柱区（11）的两侧相对应，P型体区（13）的上表面与超结N型柱区（12）的上表面相平齐，且P型体区（13）与超结N型柱区（12）彼此相对面相互对接；重掺杂N+区（14）两侧间间距与重掺杂P+区（15）两侧间间距之和小于P型体区（13）两侧之间的间距，重掺杂N+区（14）与重掺杂P+区（15）相邻内嵌设置于P型体区（13）的上表面，重掺杂N+区（14）的上表面、重掺杂P+区（15）的上表面均与P型体区（13）的上表面相平齐，重掺杂N+区（14）与重掺杂P+区（15）彼此相对面相互对接，重掺杂P+区（15）上背向重掺杂N+区（14）的一侧与P型体区（13）上背向超结N型柱区（12）的一侧相对接；金属源极层（18）两侧间的间距与N衬底（10）两侧间的间距相等，栅氧化层（16）内嵌设置于金属源极层（18）的下表面，栅氧化层（16）的下表面与金属源极层（18）的下表面相平齐，且栅氧化层（16）的其中一侧与金属源极层（18）的其中一侧相对接，栅氧化层（16）另一侧与金属源极层（18）另一侧之间的间距大于重掺杂P+区（15）两侧间间距，且栅氧化层（16）另一侧与金属源极层（18）另一侧之间的间距小于重掺杂N+区（14）两侧间间距与重掺杂P+区（15）两侧间间距之和；栅氧化层（16）与金属源极层（18）所构整体设置于超结N型柱区（12）上表面与P型体区（13）上表面，且栅氧化层（16）和金属源极层（18）彼此相对接的一侧与超结N型柱区（12）上背向超结P型柱区（11）的侧面相平齐，金属源极层（18）上远离栅氧化层（16）的一侧与重掺杂P+区（15）上背向重掺杂N+区（14）的一侧相平齐；栅电极（17）两侧间的间距小于栅氧化层（16）两侧间的间距，栅电极（17）内嵌设置于栅氧化层（16）上对接金属源极层（18）一侧的侧面上，栅电极（17）与N衬底（10）相平行，栅电极（17）上其中一侧与栅氧化层（16）上该内嵌设置侧面相平齐，且栅电极（17）上的另一侧位于栅氧化层（16）中，以及栅电极（17）上另一侧与金属源极层（18）上远离栅氧化层（16）的一侧间的间距、等于重掺杂N+区（14）两侧间间距与重掺杂P+区（15）两侧间间距之和。
2.根据权利要求1所述一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，其特征在于：所述超结N型柱区（12）中各个N型电荷区（21）的掺杂浓度，沿竖直方向上由金属漏极层（19）至金属源极层（18）方向呈阶梯减少；所述超结P型柱区（11）中各个P型电荷区（20）的掺杂浓度，沿竖直方向上由金属漏极层（19）至金属源极层（18）方向呈阶梯增加。
3.根据权利要求1所述一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件，其特征在于：所述N衬底（10）为N型低阻硅衬底。
4.一种针对权利要求1至3中任意一项所述一种具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件的制造方法，其特征在于，包括如下步骤：
步骤A. 在所述N衬底（10）上表面生长一层预设厚度的外延层；
步骤B. 针对N衬底（10）上表面的外延层进行预设次数外延操作，分别形成所述超结P型柱区（11）和超结N型柱区（12），并通过调整电荷区中杂质剂量，实现超结P型柱区（11）各个P型电荷区（20）掺杂浓度沿竖直方向的阶梯分布，以及实现超结N型柱区（12）各个N型电荷区（21）掺杂浓度沿竖直方向的阶梯分布；
步骤C. 利用同一窗口，针对超结P型柱区（11）上表面进行P阱注入硼，构建P型体区（13）；
步骤D. 针对P型体区（13）上表面内嵌注入施主杂质砷，形成重掺杂N+区（14）；
步骤E. 针对P型体区（13）上表面内嵌进行P阱注入硼，形成重掺杂P+区（15）；
步骤F. 针对硅片材料进行操作，形成栅氧化层（16）、栅电极（17）、金属源极层（18），并设置于超结N型柱区（12）上表面与P型体区（13）上表面；
步骤G. 在N衬底（10）下表面形成金属漏极层（19）。
5.根据权利要求4所述一种针对具有P柱区和N柱区阶梯掺杂的SJ-VDMOS器件的制造方法，其特征在于：所述步骤B中，针对N衬底（10）上表面的外延层进行预设次数外延操作，分别形成所述超结P型柱区（11）和超结N型柱区（12），并采用高温退火方法，通过调整电荷区中杂质剂量，实现超结P型柱区（11）各个P型电荷区（20）掺杂浓度沿竖直方向的阶梯分布，以及实现超结N型柱区（12）各个N型电荷区（21）掺杂浓度沿竖直方向的阶梯分布。
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