CN108475081A - 高差分电压下的脉冲锁存器复位跟踪 - Google Patents

高差分电压下的脉冲锁存器复位跟踪 Download PDF

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Abstract

提供了一种用于生成内部存储器时钟的方法和装置。该装置包括脉冲发生器，该脉冲发生器被配置成：接收第一功率域(302)中的第一时钟信号(320)并响应于该第一时钟信号而发起第二功率域(304)中的第二时钟信号(324)。第一功率域提供用于逻辑操作的第一电压，并且第二功率域提供用于存储器操作的第二电压。该装置包括跟踪电路(350)，该跟踪电路被配置成：基于第一功率域的电压电平来生成复位信号(322)。复位信号可被配置成：使脉冲发生器在第一功率域中复位。该装置可进一步包括锁存器(306)，该锁存器被配置成接收第二功率域中的第二时钟信号。

Description

高差分电压下的脉冲锁存器复位跟踪
相关申请的交叉引用
本申请要求于2016年1月6日提交的题为“PULSE LATCH RESET TRACKING AT HIGHDIFFERENTIAL VOLTAGE(高差分电压下的脉冲锁存器复位跟踪)”的美国专利申请No.14/989,750的权益，其通过援引全部明确纳入于此。
背景
领域
本公开一般涉及电子电路，尤其涉及用于与存储器和其他设备联用的脉冲锁存器。
背景技术
集成电路(IC)可具有不只一群组件，其中每群组件被设计成以不同的电压电平操作。例如，第一群组件可被设计成以第一电压电平操作，而第二群组件可被设计成以第二不同电压电平操作。设计成具有以不只一个电压电平操作的多群组件的集成电路被称为具有多个功率域，其中每个功率域与特定的电压电平相关联。在操作中，通过控制至连接特定功率域中的该群组件的电路连线网络的功率，可选择性地使该功率域上电或断电。
由于存储器电路和芯片逻辑电路具有不同的电压要求，因此存储器电路和芯片逻辑电路通常驻留在不同的功率域中。例如，存储器电路可驻留在被称为存储器域的功率域中，并且芯片逻辑电路可驻留在被称为芯片域的功率域中。存储器域的电压电平与芯片域的电压电平之间可能存在大的差异。
存储器设备通常用于许多电子设备中，诸如计算机、无线通信设备、个人数字助理(PDA)、以及其他电子设备。存储器设备通常包括大量的存储器单元以用于存储数据。读电路可被用于从存储器单元中读取数据，并且写电路可被用于向存储器单元写入数据。读电路可包括用于生成读时钟的脉冲锁存器电路。类似地，写电路可包括用于生成写时钟的脉冲锁存器电路。读和写时钟被用于访问存储器单元。恰当地访问这些存储器单元的能力常常取决于用于生成读和写时钟的脉冲锁存器的稳定性。
概述
在本公开的一方面，提供了一种用于生成内部存储器时钟的方法和装置。所述装置包括脉冲发生器，所述脉冲发生器被配置成：接收第一功率域中的第一时钟信号并响应于所述第一时钟信号而发起第二功率域中的第二时钟信号。所述装置包括跟踪电路，所述跟踪电路被配置成：基于所述第一功率域的电压电平来生成复位信号。所述复位信号可被配置成使所述脉冲发生器在所述第一功率域中复位。
在本公开的另一方面，提供了一种用于生成内部存储器时钟的方法和装置。所述装置接收第一功率域中的第一时钟信号。所述装置响应于所述第一时钟信号而触发第二功率域中的第二时钟信号。所述装置基于所述第一功率域的电压电平来生成复位信号。所述装置使用所述复位信号在所述第一功率域中复位。
附图简述
图1是脉冲锁存器电路的一个示例的示意性表示。
图2是解说了上面参照图1所描述的脉冲锁存器电路中的信号波形的示例的示图。
图3是脉冲锁存器电路的一个示例的示意性表示。
图4是解说了上面参照图3所描述的脉冲锁存器电路中的信号波形与上面参照图1所描述的脉冲锁存器电路中的信号波形的比较的示例的示图。
图5是芯片域跟踪电路的示例的示意性表示。
图6是芯片域跟踪电路的另一示例的示意性表示。
图7是生成内部存储器时钟的方法的流程图。
图8是解说了被配置成实现图7的方法的脉冲锁存器电路的示图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。
现在将参照各种装置和方法给出脉冲锁存器的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体***上的设计约束。
尽管本文将描述特定方面，但这些方面的众多变体和置换落在本公开的范围之内。尽管提到了优选方面的一些益处和优点，但本公开的范围并非旨在被限定于特定益处、用途或目标。确切而言，本公开的各方面旨在宽泛地应用于不同的电路、技术、***、网络和方法，其中的一些作为示例在附图和以下描述中解说。详细描述和附图仅仅解说本公开而非限定本公开，本公开的范围由所附权利要求及其等效技术方案来定义。
贯穿本公开所描述的各种电路可以用各种形式的硬件来实现。作为示例，这些电路中的任何电路(单独地或组合地)可以被实现为集成电路、或实现为集成电路的一部分。集成电路可以是最终产品，诸如微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑、存储器、或任何其他合适的集成电路。替换地，集成电路可以集成有其他芯片、分立电路元件和/或其他组件，作为中间产品(诸如主板)或最终产品的一部分。最终产品可以是包括集成电路的任何合适的产品，作为示例，这些产品包括蜂窝电话、个人数字助理(PDA)、膝上型计算机、台式计算机(PC)、计算机***设备、多媒体设备、视频设备、音频设备、全球定位***(GPS)、无线传感器、或任何其他合适的设备。
现在将给出用于存储器设备中的读和写电路的脉冲锁存器电路的各个方面。然而，如本领域技术人员将认识到的，这些方面可被扩展到用于存储器和其它设备中的各种其他电路。存储器设备的各示例包括随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)；双倍数据率RAM(DDRAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、处理器上的通用寄存器、闪存、或任何其他适当的存储器。
本公开的一个方面涉及用于改善的噪声裕量和信号完整性的存储器内部时钟复位跟踪。脉冲锁存器电路被用于生成边沿触发的内部时钟以用于存储器操作。一旦操作被发起，脉冲锁存器电路就消除对外部时钟的依赖性，以及从芯片域的电压转换到存储器域的电压。脉冲锁存器输出的噪声裕量和信号完整性对于成功的存储器功能性是至关重要的。
图1是脉冲锁存器电路100的一个示例的示意性表示。脉冲锁存器电路100的各组件可驻留在两个功率域中：芯片域102(例如，VDDCX)和存储器域104(例如，VDDMX)。芯片域102和存储器域104的负电源引脚可以分别是VSSCX和VSSMX。在一种配置中，VSSCX和VSSMX可以是GND。在一种配置中，芯片域102的电压电平可以比存储器域104的电压电平低得多。例如，芯片域102的电压电平可以是0.444V，而存储器域104的电压电平可以是1.119V。因此，芯片域102的电压电平与存储器域104的电压电平之间可以存在0.675V的差异。脉冲锁存器电路100基于芯片域102中的时钟信号120来生成存储器域104中的存储器时钟124。脉冲锁存器电路100可通过将芯片域102中的时钟信号传输到存储器域104来充当电平移位器。
在芯片域102中，脉冲锁存器电路100包括n型金属氧化物半导体(nMOS)(也被称为n沟道)晶体管110。脉冲锁存器输入信号122被施加于nMOS晶体管110的栅极。nMOS晶体管110的漏极可产生存储器时钟124。脉冲锁存器电路100还包括一组晶体管，这组晶体管包括芯片域102中的p型金属氧化物半导体(pMOS)(也被称为p沟道)晶体管112和nMOS晶体管114和140。当芯片域时钟信号122走高时，nMOS晶体管114和140将节点116下拉到VSSCX(例如，GND)。芯片域时钟信号120被施加于晶体管112、114和140的栅极。节点116向nMOS晶体管110的源极提供VSSG 128(例如，GND)。
脉冲锁存器电路100在芯片域102中包括或非(NOR)门118。或非门118的第一输入可以是使能信号146，在脉冲锁存器电路100被触发之后，该使能信号146可被电路(未示出)设置为逻辑低。或非门118的第二输入被提供有反馈信号126。或非门118的输出作为脉冲锁存器输入信号122被提供给nMOS晶体管110的栅极。
在存储器域104中，脉冲锁存器电路100包括被配置成锁存存储器时钟124的锁存器106。锁存器106包括反相器108和三态反相器142。三态反相器142可由pMOS晶体管134和136以及nMOS晶体管138控制。在一种配置中，当就绪信号130为高、或输入信号122为低、或时钟120为低时，三态反相器142被启用。反相器108取存储器时钟124作为输入并输出反馈信号126。反馈信号126被提供给芯片域102中的或非门118的第二输入。或非门118基于反馈信号126来生成输入信号122。在一种配置中，输入信号122充当用于使脉冲锁存器电路100复位的复位信号。
在一种配置中，只要芯片域102中的时钟信号120走高，nMOS晶体管114和140就将节点116下拉。因此，VSSG 128/节点116走低。初始地，芯片域102中的输入信号122和存储器域104中的存储器时钟124处于逻辑高。由于输入信号122被施加于nMOS晶体管110的栅极，因此处于逻辑高的输入信号122允许电流在nMOS晶体管110的源极与漏极之间流动。因此，VSSG 128的走低使存储器域104中的存储器时钟124放电。一旦存储器时钟124放电到某一低电压电平，就可以基于被放电的存储器时钟124来生成高反馈信号126。高反馈信号126被提供给或非门118的第二输入。或非门118基于高反馈信号126来输出低输入信号122。低输入信号122关断nMOS晶体管110。随后，当就绪信号130走低时，存储器时钟124开始充电。就绪信号130被施加于pMOS晶体管132和nMOS晶体管138的栅极。作为结果，三态反相器142的输出处于高阻抗状态，以允许存储器时钟124的新值通过反相器108。一旦存储器时钟124充电到某一高电压电平，就可以基于被充电的存储器时钟124来生成低反馈信号126。低反馈信号126被提供给或非门118的第二输入。或非门118基于低反馈信号126来输出高输入信号122。高输入信号122导通nMOS晶体管110。随后，存储器时钟124开始再次由VSSG 128放电并且新的时钟循环开始。
因此，反馈信号126使得存储器时钟124能够独立于外部时钟120来操作。一旦存储器时钟124最初在外部时钟120走高时被放电，存储器时钟124就可以触发存储器域104的操作而不会进一步涉及外部时钟120。存储器时钟124的新值可被锁存器106锁存。
图2是解说了上面参照图1所描述的脉冲锁存器电路100中的信号波形的示例的示图。如该示例中所示，解说了存储器时钟124、反馈信号126、脉冲锁存器输入信号122和就绪信号130的波形。另外，还解说了从存储器时钟124推导出的两个信号(dwl信号232和rwclk信号234)的波形。对于每个信号，用实线解说了模拟常规状况的波形，并用虚线解说了模拟最差情形场景的波形。例如，对于存储器时钟124，波形202模拟常规状况，并且波形204模拟最差情形场景。在一种配置中，最差情形场景表示存储器域104与芯片域102之间的电压电平差异最大的情形。
在常规状况下，存储器时钟124在时间214之前沿波形202逐渐放电。反馈信号126相应地沿波形208走高。由于反馈信号126是在存储器域104生成的，因此在时间214处，反馈信号126的电压可以上升到足够高以被认为是芯片域102中的逻辑高的电平。由于反馈信号126在时间214处可被认为是逻辑高，因此脉冲锁存器输入信号122在时间214处变成逻辑低，如波形216中所示。当脉冲锁存器输入信号122变成逻辑低时，它比预期更早地关断nMOS晶体管110。作为结果，存储器时钟124的波形202在时间214之后可停止放电。由此，波形202在再次走高之前不会变得完全低。例如，波形202可在大约0.38V–0.41V处停止走低，如区域206中所示。就绪信号130在时间236处使脉冲锁存器电路100的输出复位。因此，存储器时钟124在时间236之后开始走高。由于存储器时钟124的波形202不会变得完全低，因此锁存器106可能没有足够的时间来保存存储器时钟124的新值。
类似地，在最差情形场景中，存储器时钟124在时间238之前沿波形204逐渐放电。反馈信号126相应地沿波形210走高。由于反馈信号126是在存储器域104生成的，因此在时间238处，反馈信号126的电压可以上升到足够高以被认为是芯片域102中的逻辑高的电平。由于反馈信号126在时间238处被认为是逻辑高，因此脉冲锁存器输入信号122在时间238处变成逻辑低，如波形218中所示。当脉冲锁存器输入信号122变成逻辑低时，它比预期更早地关断nMOS晶体管110。作为结果，存储器时钟124的波形204在时间238之后可停止放电。由此，波形204在再次走高之前不会变得完全低。例如，波形204可在大约0.38V–0.41V处停止走低，如区域206中所示。就绪信号130在窗口212内使脉冲锁存器电路100的输出复位，如波形222中所示。然而，由于存储器时钟124的波形204不会变得完全低，因此锁存器106可能没有足够的时间来保存存储器时钟124的新值。
由于芯片域102与存储器域104之间大的电压电平差异，因此存储器时钟124的波形202和204的斜率较差。由于复位路径(例如，反馈信号126)独立于芯片域102，因此脉冲锁存器电路100的输入信号122的复位比存储器时钟124达到满电平早得多。作为结果，脉冲锁存器电路100可能易受变动的影响并且可能在低芯片域电压处(例如，窗口212中)具有差的噪声裕量。此外，由于存储器时钟124和反馈信号126负载很重，因此存储器时钟高脉冲违背会使裕量降级严重，特别是在高的时钟转换时。此外，保持时间变化在脉冲锁存器电路100中变成非线性。
可以基于存储器时钟124来生成dwl信号232以用于存储器定时。可以基于存储器时钟124来生成rwclk信号234以用于触发存储器设备的写线。dwl信号232的波形224和226以及rwclk信号234的波形228和230示出了可在存储器设备的操作期间引入误差的不良形状。
图3是脉冲锁存器电路300的一个示例的示意性表示。在一种配置中，脉冲锁存器电路300的组件可以执行与上面参照图1所描述的脉冲锁存器电路100的对应组件类似的功能。脉冲锁存器电路300的各组件可驻留在两个功率域中：芯片域302(例如，VDDCX)和存储器域304(例如，VDDMX)。芯片域302和存储器域304的负电源引脚可以分别是VSSCX和VSSMX。在一种配置中，VSSCX和VSSMX可以是GND。在一种配置中，芯片域302的电压电平可以比存储器域304的电压电平低得多。例如，芯片域302的电压电平可以是0.444V，而存储器域304的电压电平可以是1.119V。因此，芯片域302的电压电平与存储器域304的电压电平之间可以存在0.675V的差异。脉冲锁存器电路300基于芯片域302中的时钟信号320来生成存储器域304中的存储器时钟324。存储器时钟324驱动存储器操作。脉冲锁存器电路300可通过将芯片域302中的时钟信号传输到存储器域304来充当电平移位器。
在芯片域302中，脉冲锁存器电路300包括nMOS晶体管310。在一种配置中，nMOS晶体管310可以是脉冲发生器的一部分，该脉冲发生器被配置成：接收芯片域302中的时钟信号320并响应于时钟信号320来发起存储器域304中的存储器时钟324。脉冲锁存器输入信号322被施加于nMOS晶体管310的栅极。nMOS晶体管310的漏极可产生存储器时钟324。脉冲锁存器电路300还包括一组晶体管，这组晶体管包括芯片域302中的pMOS晶体管312和nMOS晶体管314和340。当芯片域时钟信号320走高时，晶体管314和340将节点316下拉到VSSCX(例如，GND)。芯片域时钟信号320被施加于晶体管312、314和340的栅极。节点316向nMOS晶体管310的源极提供VSSG 328(例如，GND)。
脉冲锁存器电路300在芯片域302中包括或非门318。或非门318的第一输入可以是使能信号346。在脉冲锁存器电路300被触发之后，使能信号346可被电路(未示出)设置为逻辑低。或非门318的第二输入被提供有跟踪信号332。或非门318的输出作为脉冲锁存器输入信号322被提供给nMOS晶体管310的栅极。
在存储器域304中，脉冲锁存器电路300包括被配置成锁存存储器时钟324的锁存器306。锁存器306包括反相器308和三态反相器342。三态反相器342可由pMOS晶体管334和336以及nMOS晶体管338控制。在一种配置中，当就绪信号330为高、或输入信号322为低、或时钟320为低时，三态反相器342被启用。反相器308取存储器时钟324作为输入并输出反馈信号326。反馈信号326被提供给芯片域跟踪电路350，而不是将该反馈信号直接提供给或非门318的输入。
芯片域跟踪电路350包括两个反相器356和358，这两个反相器串联连接以作为缓冲器362来操作。反馈信号326作为输入被提供给反相器356，该反相器356输出跟踪信号352。反相器358取跟踪信号352作为输入并输出跟踪信号332。反相器356由芯片域302的电压354(例如，VDDCX)控制。具体而言，芯片域302的电压354被施加于nMOS晶体管360的栅极，该nMOS晶体管360在被导通时使反相器356放电。当芯片域302的电压354与存储器域304的电压电平相比相对低时，nMOS晶体管360微弱地被导通并且使反相器356缓慢地放电。因此，反馈信号326缓慢地传播通过反相器356以生成跟踪信号352。电压354越低，反馈信号326传播通过反相器356就越缓慢。虽然反相器356在该示例中由芯片域302的电压354控制，但本领域普通技术人员将认识到，芯片域302的电压354可以被用于控制反相器358，而不是控制反相器356。
跟踪信号332被提供给芯片域302中的或非门318的第二输入。或非门318基于跟踪信号332来生成输入信号322。在一种配置中，输入信号322充当用于使脉冲锁存器电路300复位的复位信号。
在一种配置中，只要芯片域302中的时钟信号320走高，晶体管314和340就将节点316下拉。因此，VSSD 328走低。初始地，芯片域302中的输入信号322和存储器域304中的存储器时钟324处于逻辑高。由于输入信号322被施加于nMOS晶体管310的栅极，因此处于逻辑高的输入信号322允许电流在nMOS晶体管310的源极与漏极之间流动。因此，VSSG 328的走低使存储器域304中的存储器时钟324放电。一旦存储器时钟324放电到某一低电压电平，就可以基于被放电的存储器时钟324来生成高反馈信号326。高反馈信号326基于芯片域302的电压354而传播通过芯片域跟踪电路350。电压354越低，高反馈信号326传播通过芯片域跟踪电路350就越缓慢。芯片域跟踪电路350基于高反馈信号326来输出高跟踪信号332。
高跟踪信号332被提供给或非门318的第二输入。或非门318基于高跟踪信号332来输出低输入信号322。低输入信号322关断nMOS晶体管310。随后，当就绪信号330走低时，存储器时钟324开始充电。就绪信号330被施加于pMOS晶体管344和nMOS晶体管338的栅极。作为结果，三态反相器342的输出处于高阻抗状态以允许存储器时钟324的新值通过反相器308。一旦存储器时钟324充电到某一高电压电平，就可以基于被充电的存储器时钟324来生成低反馈信号326。低反馈信号326基于芯片域302的电压354来传播通过芯片域跟踪电路350。电压354越低，低反馈信号326传播通过芯片域跟踪电路350就越缓慢。芯片域跟踪电路350基于低反馈信号326来输出低跟踪信号332。
低跟踪信号332被提供给或非门318的第二输入。或非门318基于低跟踪信号332来输出高输入信号322。高输入信号322导通nMOS晶体管310。随后，存储器时钟324开始再次由VSSG 328放电并且新的时钟循环开始。
因此，跟踪信号332使得存储器时钟324能够独立于外部时钟320来操作。一旦存储器时钟324最初在外部时钟320走高时被放电，该存储器时钟324就可以触发存储器域304的操作而不会进一步涉及外部时钟320。另外，芯片域跟踪电路350基于芯片域302的电压电平而使反馈信号326的传播延迟。存储器时钟324的新值可被锁存器306锁存。
图4是解说了上面参照图3所描述的脉冲锁存器电路300中的信号波形与上面参照图1所描述的脉冲锁存器电路100中的信号波形的比较的示例的示图。如该示例中所示，波形404和402分别模拟存储器时钟124和324。波形405模拟跟踪信号352。波形410和408分别模拟脉冲锁存器输入信号122和322。波形414和412分别模拟就绪信号130和330。脉冲锁存器电路100中的信号波形(例如，404、410和414)表现得与上面参照图2所描述的波形类似。
存储器时钟324在时间420之前沿波形402逐渐放电。脉冲锁存器输入信号322使至逻辑低的转变延迟到时间422(如波形408中所示)，而不是在时间420处变成逻辑低(如脉冲锁存器输入信号122的波形410中所示)。转变的该延迟是由芯片域跟踪电路350引起的，这减慢了反馈信号326的传播。当脉冲锁存器输入信号322变成逻辑低时，它关断nMOS晶体管310。由于脉冲锁存器输入信号322至逻辑低的转变的延迟，存储器时钟324的波形402具有至逻辑低的全摆幅。
跟踪信号352也示出至逻辑低的全摆幅，如波形406中所解说的。脉冲锁存器输入信号322的高脉冲宽度与芯片域302的电压电平成比例地增加，如波形408中所示。在一种配置中，芯片域302的电压电平越低，脉冲锁存器输入信号322的高脉冲宽度就越宽。就绪信号330在时间412处使脉冲锁存器电路300的输出复位，如波形412中所示。然而，由于存储器时钟324的波形402具有至逻辑低的全摆幅，因此锁存器306可维持相当的余量以保存存储器时钟324的新值。
因此，通过添加芯片域跟踪电路350来使脉冲锁存器电路300复位，跨所有芯片域302和存储器域304角落范围改善了脉冲锁存器响应，包括在存储器域304的电压电平比芯片域302的电压电平高得多的情形。不存在由于存储器时钟324的全摆幅引起的脉冲锁存器电路300的故障，如波形402中所解说的。由于芯片域跟踪电路350具有可以容易地被容适的紧凑设计，因此面积开销可忽略。此外，由于芯片域302的电压控制nMOS晶体管360，因此不存在与阱间距相关的面积损耗。存储器时钟324的低脉冲宽度要求可以基于芯片域302的电压电平而线性地增加。
图5是芯片域跟踪电路500的示例的示意性表示。在一种配置中，芯片域跟踪电路500可替代上面参照图3所描述的芯片域跟踪电路350。芯片域跟踪电路500包括串联连接的四个反相器502、504、512和514。反相器502和504作为缓冲器562来操作。反相器512和514作为缓冲器564来操作。反馈信号326被提供作为反相器502的输入。反馈信号326传播通过反相器502、504、512和514，并由反相器514输出作为跟踪信号332。
反相器502和512由芯片域302的电压354(例如，VDDCX)控制。具体而言，芯片域302的电压354被施加于nMOS晶体管506的栅极，该nMOS晶体管506在被导通时使反相器502放电。当芯片域302的电压354与存储器域304的电压电平相比相对低时，nMOS晶体管506微弱地被导通并且使反相器502缓慢地放电。因此，反馈信号326缓慢地传播通过反相器502。类似地，芯片域302的电压354被施加于nMOS晶体管516的栅极，该nMOS晶体管516在被导通时使反相器512放电。当芯片域302的电压354与存储器域304的电压电平相比相对低时，nMOS晶体管516微弱地被导通并且使反相器512缓慢地放电。因此，信号缓慢地传播通过反相器512。电压354越低，信号传播通过反相器502和512就越缓慢。
虽然在该示例中反相器502和512由芯片域302的电压354控制，但本领域普通技术人员将认识到，芯片域302的电压354可以被用于控制反相器504和514以达成相同结果，而不是控制反相器502和512。本领域普通技术人员还将认识到，可使用三个或更多数目的缓冲器来形成芯片域跟踪电路，而不是使用一个缓冲器(例如，362)或两个缓冲器(例如，562和564)来形成该芯片域跟踪电路。
图6是芯片域跟踪电路600的另一示例的示意性表示。在一种配置中，芯片域跟踪电路600可替代上面参照图3所描述的芯片域跟踪电路350。芯片域跟踪电路600包括电平移位器602。反馈信号326被提供作为电平移位器602的输入。反馈信号326传播通过电平移位器602，并且由电平移位器602输出为跟踪信号332。电平移位器602减慢了反馈信号326的传播。
电平移位器602的两个pMOS晶体管604和606由芯片域302的电压354(例如，VDDCX)控制。当芯片域302的电压354与存储器域304的电压电平相比相对低时，反馈信号326缓慢地传播通过电平移位器602。电压354越低，信号传播通过电平移位器602就越缓慢。
在一种配置中，脉冲发生器可被配置成：接收第一功率域中的第一时钟信号并响应于该第一时钟信号而发起第二功率域中的第二时钟信号。脉冲发生器可包括上面参照图3所描述的nMOS晶体管310、或非门318、以及pMOS晶体管344。在一种配置中，跟踪电路可被配置成：基于第一功率域的电压电平来生成复位信号。复位信号被配置成：使脉冲发生器在第一功率域中复位。跟踪电路可以分别是上面参照图3、5或6所描述的芯片域跟踪电路350、500或600。在一种配置中，锁存器可被配置成：接收第二功率域中的第二时钟信号。锁存器可以是上面参照图3所描述的锁存器306。
图7是生成内部存储器时钟的方法的流程图700。该方法可由脉冲锁存器电路(例如，脉冲锁存器电路300)来执行。在702处，脉冲锁存器电路接收第一功率域中的第一时钟信号。在一种配置中，第一功率域可以是芯片域(例如，芯片域302)。在一种配置中，第一时钟信号可以是上面参照图3所描述的芯片域时钟信号320。在这种配置中，第一时钟信号可由上面参照图3所描述的晶体管312和314来接收。
在704处，脉冲锁存器电路响应于第一时钟信号而触发第二功率域中的第二时钟信号。在一种配置中，第二功率域可以是存储器域(例如，存储器域304)。在一种配置中，第二时钟信号可以是上面参照图3所描述的存储器时钟324。在一种配置中，第一时钟信号(例如，时钟信号320)被施加于一组晶体管(例如，晶体管312、314和340)的栅极。当第一时钟信号走高时，晶体管314和340被导通以将nMOS晶体管(例如，nMOS晶体管310)的源极下拉。因此，第二时钟信号(例如，存储器时钟324)被放电并被触发。
在706处，脉冲锁存器电路基于第二时钟信号来生成反馈信号。在一种配置中，反馈信号可以是上面参照图3所描述的反馈信号326。在这种配置中，反相器(例如，反相器308)将第二时钟信号(例如，存储器时钟324)转换成反馈信号(例如，326)。
在708处，脉冲锁存器电路基于第一功率域的电压电平和反馈信号来生成复位信号。在一种配置中，复位信号可以是上面参照图3所描述的脉冲锁存器输入信号322。在一种配置中，基于第一功率域的电压电平(例如，芯片域302的电压354)和反馈信号(例如，反馈信号326)来生成跟踪信号(例如，跟踪信号332)，并且基于该跟踪信号来生成复位信号。在一种配置中，芯片域跟踪电路(例如，352、500或600)基于第一功率域的电压电平(例如，芯片域302的电压354)和反馈信号(例如，反馈信号326)来生成跟踪信号(例如，跟踪信号332)。
在一种配置中，第一功率域的电压电平可被用于控制反馈信号通过缓冲器的传播以生成复位信号。在一种配置中，第一功率域的电压电平可被用于控制反馈信号通过两个或更多个缓冲器的传播以生成复位信号。在一种配置中，第一功率域的电压电平可被用于控制反馈信号通过电平移位器的传播以生成复位信号。在一种配置中，当第一功率域的电压电平较低时，反馈信号的传播较慢。在一种配置中，或非门(例如，或非门318)基于跟踪信号(例如，332)来生成复位信号(例如，脉冲锁存器输入信号322)。
在710处，脉冲锁存器电路使用复位信号在第一功率域中复位。在一种配置中，复位信号(例如，脉冲锁存器输入信号322)导通或关断nMOS晶体管(例如，nMOS晶体管310)以使脉冲锁存器电路复位。
图8是解说了被配置成实现图7的方法的脉冲锁存器电路800的示图。在一种配置中，脉冲锁存器电路800的每个组件执行与上面参照图3所描述的脉冲锁存器电路300的对应组件类似的功能。脉冲锁存器电路800的各组件可驻留在两个功率域中：芯片域802(例如，VDDCX)和存储器域804(例如，VDDMX)。在一种配置中，芯片域802的电压电平可以比存储器域804的电压电平低得多。
在一种配置中，脉冲锁存器电路800可包括用于接收第一功率域中的第一时钟信号的装置。在一种配置中，第一功率域可以是芯片域802，并且第一时钟信号可以是芯片域时钟信号820。在这种配置中，用于接收第一功率域中的第一时钟信号的装置可包括一组晶体管，这组晶体管包括pMOS晶体管812和nMOS晶体管814和840。在一种配置中，用于接收第一功率域中的第一时钟信号的装置可以执行上面参照图7的702所描述的各操作。
在一种配置中，脉冲锁存器电路800可包括：用于响应于第一时钟信号而触发第二功率域中的第二时钟信号的装置。在一种配置中，第二功率域可以是存储器域804，并且第二时钟信号可以是存储器时钟824。在这种配置中，用于触发第二时钟的装置可包括晶体管814和840以及nMOS晶体管810。在一种配置中，用于触发第二时钟的装置可以执行上面参照图7的704所描述的各操作。
在一种配置中，脉冲锁存器电路800可包括：用于基于第二时钟信号来生成反馈信号的装置。在一种配置中，反馈信号可以是反馈信号826。在这种配置中，用于生成反馈信号的装置可包括反相器808。在一种配置中，用于生成反馈信号的装置可以执行上面参照图7的706所描述的各操作。
在一种配置中，脉冲锁存器电路800可包括：用于基于第一功率域的电压电平和反馈信号来生成复位信号的装置。在一种配置中，复位信号可以是脉冲锁存器输入信号822，并且第一功率域的电压电平可以是芯片域802的电压854。在这种配置中，用于生成复位信号的装置可包括芯片域跟踪电路850和或非门818。在一种配置中，用于生成复位信号的装置可包括芯片域跟踪电路500或600，而不是芯片域跟踪电路850。在一种配置中，用于生成复位信号的装置可以执行上面参照图7的708所描述的各操作。
在一种配置中，用于生成复位信号的装置被配置成：使用第一功率域的电压电平来控制反馈信号通过缓冲器的传播以生成复位信号。在一种配置中，用于生成复位信号的装置被配置成：使用第一功率域的电压电平来控制反馈信号通过两个或更多个缓冲器的传播以生成复位信号。在一种配置中，用于生成复位信号的装置被配置成：使用第一功率域的电压电平来控制反馈信号通过电平移位器的传播以生成复位信号。
在一种配置中，脉冲锁存器电路800可包括：用于使用复位信号使脉冲锁存器电路800在第一功率域中复位的装置。在一种配置中，复位信号可以是脉冲锁存器输入信号822。在这种配置中，用于使脉冲锁存器电路800复位的装置可包括nMOS晶体管810。在一种配置中，用于使脉冲锁存器电路800复位的装置可以执行上面参照图7的710所描述的各操作。
应理解，所公开的过程/流程图中的各个框的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程/流程图中的各个框的具体次序或层次。此外，一些框可被组合或被略去。所附方法权利要求以范例次序呈现各种框的要素，且并不意味着被限定于所呈现的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。由此，权利要求并非旨在被限定于本文中所示出的各方面，而是应被授予与权利要求的语言相一致的全部范围，其中对要素的单数形式的引述并非旨在表示“有且仅有一个”(除非特别如此声明)而是“一个或多个”。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。除非特别另外声明，否则术语“一些/某个”指的是一个或多个。诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任何组合”之类的组合包括A、B和/或C的任何组合，并可包括多个A、多个B或多个C。具体地，诸如“A、B或C中的至少一个”、“A、B和C中的至少一个”以及“A、B、C或其任何组合”之类的组合可以是仅有A、仅有B、仅有C、A和B、A和C、B和C，或A和B和C，其中任何这种组合可包含A、B或C的一个或多个成员。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (30)

1.一种装置，包括：
脉冲发生器，所述脉冲发生器被配置成：接收第一功率域中的第一时钟信号并响应于所述第一时钟信号而发起第二功率域中的第二时钟信号；以及
跟踪电路，所述跟踪电路被配置成：基于所述第一功率域的电压电平来生成复位信号，其中，所述复位信号被配置成使所述脉冲发生器在所述第一功率域中复位。
2.如权利要求1所述的装置，其特征在于，进一步包括锁存器，所述锁存器被配置成接收所述第二功率域中的所述第二时钟信号。
3.如权利要求1所述的装置，其特征在于，所述第一功率域提供用于逻辑操作的第一电压，并且所述第二功率域提供用于存储器操作的第二电压。
4.如权利要求3所述的装置，其特征在于，所述第二时钟信号驱动所述存储器操作。
5.如权利要求1所述的装置，其特征在于，反馈信号是基于所述第二时钟信号来生成的，其中，所述跟踪电路被配置成进一步基于所述反馈信号来生成所述复位信号。
6.如权利要求5所述的装置，其特征在于，所述跟踪电路包括由所述第一功率域的电压电平控制的缓冲器。
7.如权利要求6所述的装置，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号通过所述缓冲器的传播较慢。
8.如权利要求5所述的装置，其特征在于，所述跟踪电路包括由所述第一功率域的电压电平控制的两个或更多个缓冲器。
9.如权利要求8所述的装置，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号通过所述两个或更多个缓冲器的传播较慢。
10.如权利要求5所述的装置，其特征在于，所述跟踪电路包括至少部分地由所述第一功率域的电压电平控制的电平移位器。
11.如权利要求10所述的装置，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号通过所述电平移位器的传播较慢。
12.如权利要求1所述的装置，其特征在于，所述脉冲发生器包括nMOS晶体管，所述nMOS晶体管被配置成输出所述第二时钟并通过所述复位信号复位。
13.一种方法，包括：
在电路处接收第一功率域中的第一时钟信号；
响应于所述第一时钟信号而触发第二功率域中的第二时钟信号；
基于所述第一功率域的电压电平来生成复位信号；以及
使用所述复位信号使所述电路在所述第一功率域中复位。
14.如权利要求13所述的方法，其特征在于，所述第一功率域提供用于逻辑操作的第一电压，并且所述第二功率域提供用于存储器操作的第二电压。
15.如权利要求14所述的方法，其特征在于，所述第二时钟信号驱动所述存储器操作。
16.如权利要求13所述的方法，其特征在于，进一步包括：基于所述第二时钟信号来生成反馈信号，其中，生成所述复位信号包括：进一步基于所述反馈信号来生成所述复位信号。
17.如权利要求16所述的方法，其特征在于，生成所述复位信号包括：使用所述第一功率域的电压电平来控制所述反馈信号通过缓冲器的传播以生成所述复位信号。
18.如权利要求17所述的方法，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号的传播较慢。
19.如权利要求16所述的方法，其特征在于，生成所述复位信号包括：使用所述第一功率域的电压电平来控制所述反馈信号通过两个或更多个缓冲器的传播以生成所述复位信号。
20.如权利要求19所述的方法，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号的传播较慢。
21.如权利要求16所述的方法，其特征在于，生成所述复位信号包括：使用所述第一功率域的电压电平来控制所述反馈信号通过电平移位器的传播以生成所述复位信号。
22.如权利要求21所述的方法，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号的传播较慢。
23.一种装备，包括：
用于在电路处接收第一功率域中的第一时钟信号的装置；
用于响应于所述第一时钟信号而触发第二功率域中的第二时钟信号的装置；
用于基于所述第一功率域的电压电平来生成复位信号的装置；以及
用于使用所述复位信号使所述电路在所述第一功率域中复位的装置。
24.如权利要求23所述的装备，其特征在于，所述第一功率域提供用于逻辑操作的第一电压，并且所述第二功率域提供用于存储器操作的第二电压。
25.如权利要求24所述的装备，其特征在于，所述第二时钟信号驱动所述存储器操作。
26.如权利要求23所述的装备，其特征在于，进一步包括：用于基于所述第二时钟信号来生成反馈信号的装置，其中，用于生成所述复位信号的装置被配置成：进一步基于所述反馈信号来生成所述复位信号。
27.如权利要求26所述的装备，其特征在于，用于生成所述复位信号的装置被配置成：使用所述第一功率域的电压电平来控制所述反馈信号通过缓冲器的传播以生成所述复位信号。
28.如权利要求27所述的装备，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号的传播较慢。
29.如权利要求26所述的装备，其特征在于，用于生成所述复位信号的装置被配置成：使用所述第一功率域的电压电平来控制所述反馈信号通过电平移位器的传播以生成所述复位信号。
30.如权利要求29所述的装备，其特征在于，当所述第一功率域的电压电平较低时，所述反馈信号的传播较慢。
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