CN108470534B - 应用于自发光的像素单元电路、测试电路及测试方法 - Google Patents

Abstract

本发明公开了一种应用于自发光的像素单元电路，其特征在于它包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、采样保持电容C1、数据信号线IDATA、开关控制信号线SMP_HLD、电源线VDD、发光器件的共阴极电源线VCOM、发光器件。本专利提出的像素阵列单元电路输出电流的测试方案，能评估各个像素单元电路输出电流的差异，进而评估整个像素阵列的电流输出一致性。

Description

应用于自发光的像素单元电路、测试电路及测试方法

技术领域

本发明涉及自发光显示的像素单元阵列电流测试电路，尤其涉及OLED/LED微显示的像素单元阵列电流测试电路。

背景技术

近些年随着AR(Augmented Reality，增强现实)/VR((Virtual Reality，虚拟现实)技术的发展，与之紧密相关的微显示技术也得到了广泛的关注。微显示(Microdisplay)技术是显示技术领域的一个分支，一般将显示器对角线尺寸小于1英寸(2.54cm)或者指那些小到需要光学放大的显示器称为微显示器。目前常见的微显示技术有OLEDoS(OrganicLight-Emitting Diode on Silicon，硅基有机发光)、LEDoS(Light Emitting Diode onSilicon，硅基二极管发光)、LCoS(Liquid Crystal on Silicon，硅基液晶)和DMD(DigitalMicro mirror Device，数字微镜器件)四种，其中OLEDoS和LEDoS都属于主动发光，而LCoS和DMD则属于被动发光；同时，OLEDoS和LEDoS还具有低功耗、高对比度以及快速响应的优点，因此它们更适合应用于AR和VR技术中。

OLEDoS和LEDoS微显示器与常规的利用非晶硅、微晶硅或者低温多晶硅工艺不同，其是以单晶硅芯片为基板，也就是说其可以采用现有成熟的集成电路CMOS(ComplementaryMetal-Oxide-Semiconductor，互补金属氧化物半导体)工艺，因此其不但可以实现显示屏像素的有源寻址矩阵也可以实现扫描链电路、数字模拟转换电路、带隙基准等各种功能的驱动控制电路，从而大大减少了器件的外部连线，增加了可靠性，实现了轻量化。

像素单元电路是微显示驱动电路中最基本的单元，其输出电流的一致性会对最终显示效果造成较大的影响。因此，像素单元阵列电路输出电流的一致性分析对于分析和评估整体驱动方案具有较大的价值。

发明内容

本发明提出了一种能适用于像素单元阵列电路输出电流的测试方案，通过此方案能较容易的完成像素单元阵列电流一致性的分析。

技术方案：

本发明公开了一种应用于自发光的像素单元电路，它包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、采样保持电容C1、数据信号线IDATA、开关控制信号线SMP_HLD、电源线VDD、发光器件的共阴极电源线VCOM、发光器件，

所述电源线VDD一方面连接第一晶体管M1的源极，另一方面连接采样保持电容C1的上极板；采样保持电容C1的下极板分别连接第一晶体管M1的栅极、第二晶体管M2的源极、第三晶体管M3的漏极；

所述开关控制信号线SMP_HLD分别连接第二晶体管M2的栅极、第三晶体管M3的栅极、第四晶体管M4的栅极；

所述数据信号线IDATA连接第二晶体管M2的漏极；

所述第四晶体管M4的漏极分别连接第一晶体管M1的漏极、第三晶体管M3的源极；

所述第四晶体管M4的源极通过发光器件连接发光器件的共阴极电源线VCOM。

优选的，所述发光器件为OLED或LED。

优选的，第一晶体管M1、第二晶体管M2和第三晶体管M3均为PMOS管，第四晶体管M4为NMOS管。

本发明还公开了一种适用于像素单元阵列电路输出电流一致性的测试电路，所述像素单元阵列电路由多个所述的应用于自发光的像素单元电路组成，测试电路包括：

像素单元复制电路P’：针对单个像素单元电路P，所述像素单元复制电路P’包含第一复制晶体管M1’和第四复制晶体管M4’，第一复制晶体管M1’和第四复制晶体管M4’的版图布局、尺寸与像素单元电路中的第一晶体管M1和第四晶体管M4的版图布局、尺寸保持一致；第四复制晶体管M4’的栅极接电源线VDD；第一复制晶体管M1’的栅极与第一晶体管M1的栅极连接在一起构成电流镜的结构；

测试选择控制电路：测试选择控制电路包含一个扫描链电路、多个测试模式控制电路、一个测试模式选择控制端口S、一个行扫描链的时钟控制端口CP和一个行扫描链的输入控制端口D，测试模式控制电路与像素单元电路一一对应，

各测试模式控制电路的输入端连接扫描链电路，各测试模式控制电路的输出端分别连接对应像素单元电路的第二晶体管M2的栅极、第三晶体管M3的栅极、第四晶体管M4的栅极，各测试模式控制电路连接测试模式选择控制端口S，扫描链电路分别连接行扫描链的时钟控制端口CP和行扫描链的输入控制端口D，其中行扫描链的扫描顺序为从上到下。

优选的，所述测试模式控制电路包含第一反相器INV1和第二反相器INV2，一个与门AND，一个或门OR和一个传输门；其中传输门包含NMOS和PMOS管：NMOS管和PMOS管的源端和源端相连，漏端和漏端相连；输入的IN分别连接至与门AND的一个输入端和第一反相器INV1的输入端，输入的S端分别连接至与门AND的另一个输入端和第二反相器INV2的输入端；与门AND的输出端连接至传输门中NMOS管的栅端；第一反相器INV1的输出端分别连接至传输门的输入端以及或门OR的一个输入端；第二反相器INV2连接至或门OR的另一个输入端，或门OR的输出端连接至传输门中PMOS管的栅端；传输门的输出端连接至OUT输出端口。

本发明还公开了一种适用于像素单元阵列电路输出电流一致性的测试方法，基于所述的测试电路，所述测试选择控制电路有两种工作模式：

测试模式选择控制端口S＝0时，为像素阵列正常工作模式，所有的测试模式控制电路输出为高阻，像素单元电路的开关控制信号线SMP_HLD不受测试模式控制电路输出的影响；并且每行的开关控制信号线SMP_HLD受原行扫描链电路的输出控制，整个像素阵列处于正常工作状态；

测试模式选择控制端口S＝1时，为像素单元电路输出电流测试模式，具体工作流程如下：

(1)在时钟CP第一个周期，行扫描链的输入控制端口D为高电平，扫描链电路的第一个输出为1，其他输出为0；此时第一个测试模式控制电路的输入IN为1，因此第一行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第一行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板；

(2)在时钟CP第k个周期，行扫描链的输入控制端口D为0电平，扫描链电路的第k个输出为1，其余输出为0；此时第k个测试模式控制电路的输入IN为1，因此第k行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第k行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板；

(3)在时钟CP第n个周期，n为像素阵列的总行数，行扫描链的输入控制端口D为0电平，扫描链电路的第n个输出为1，其余输出为0；此时第n个测试模式控制电路的输入IN为1，因此第n行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第n行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板。

本发明的有益效果

本专利提出的像素阵列单元电路输出电流的测试方案，能评估各个像素单元电路输出电流的差异，进而评估整个像素阵列的电流输出一致性。

附图说明

图1为本发明的电流型像素单元电路

图2为实施例中构建像素单元复制电路P’示意图

图3为实施例中针对两个像素单元电路电流测试的电路结构图

图4为本发明的测试模式控制电路

图5为本发明的测试方案工作时序图

具体实施方式

下面结合实施例对本发明作进一步说明，但本发明的保护范围不限于此：

实施例1：结合图1，应用于自发光的像素单元电路，它包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、采样保持电容C1、数据信号线IDATA、开关控制信号线SMP_HLD、电源线VDD、发光器件的共阴极电源线VCOM、发光器件。

所述电源线VDD一方面连接第一晶体管M1的源极，另一方面连接采样保持电容C1的上极板；采样保持电容C1的下极板分别连接第一晶体管M1的栅极、第二晶体管M2的源极、第三晶体管M3的漏极；

所述开关控制信号线SMP_HLD分别连接第二晶体管M2的栅极、第三晶体管M3的栅极、第四晶体管M4的栅极；

所述数据信号线IDATA连接第二晶体管M2的漏极；

所述第四晶体管M4的漏极分别连接第一晶体管M1的漏极、第三晶体管M3的源极；

所述第四晶体管M4的源极通过发光器件连接发光器件的共阴极电源线VCOM。

其中：所述发光器件为OLED或LED。第一晶体管M1、第二晶体管M2和第三晶体管M3均为PMOS管，第四晶体管M4为NMOS管。

传统的电流测试方案无法满足实施例1所述电路结构的测试要求，原因如下：对于如图1所示的电流型像素单元电路，其分为两个工作阶段：数据采样阶段和保持阶段。

在采样阶段，SAM_HLD信号为0，因此M2、M3开启，M4关断；由于此时输入的IDATA是电流信号，如果在像素单元电路中额外引出端口会对输入电流IDATA产生分流的作用，从而无法准确测试像素单元的实际输出电流。

在保持阶段，SAM_HLD信号为1，因此M2、M3关断，M4开启；此时M1的电流完全由保持在电容C1上的电压来维持，由于实际测试需要输出电流具有较长的稳定时间，而电容C1的保持时间往往无法满足测试要求。

实施例2：本发明公开了一种适用于像素单元阵列电路输出电流一致性的测试电路，所述像素单元阵列电路由多个所述的应用于自发光的像素单元电路组成，测试电路包括：

像素单元复制电路P’：结合图2，针对单个像素单元电路P，所述像素单元复制电路P’包含第一复制晶体管M1’和第四复制晶体管M4’，第一复制晶体管M1’和第四复制晶体管M4’的版图布局、尺寸与像素单元电路中的第一晶体管M1和第四晶体管M4的版图布局、尺寸保持一致；第四复制晶体管M4’的栅极接电源线VDD；第一复制晶体管M1’的栅极与第一晶体管M1的栅极连接在一起构成电流镜的结构；

测试选择控制电路：结合图3，测试选择控制电路包含一个扫描链电路、多个测试模式控制电路、一个测试模式选择控制端口S、一个行扫描链的时钟控制端口CP和一个行扫描链的输入控制端口D，测试模式控制电路与像素单元电路一一对应，

各测试模式控制电路的输入端连接扫描链电路，各测试模式控制电路的输出端分别连接对应像素单元电路的第二晶体管M2的栅极、第三晶体管M3的栅极、第四晶体管M4的栅极，各测试模式控制电路连接测试模式选择控制端口S，扫描链电路分别连接行扫描链的时钟控制端口CP和行扫描链的输入控制端口D，其中行扫描链的扫描顺序为从上到下；

结合图4，所述测试模式控制电路包含第一反相器INV1和第二反相器INV2，一个与门AND，一个或门OR和一个传输门；其中传输门包含NMOS和PMOS管：NMOS管和PMOS管的源端和源端相连，漏端和漏端相连；输入的IN分别连接至与门AND的一个输入端和第一反相器INV1的输入端，输入的S端分别连接至与门AND的另一个输入端和第二反相器INV2的输入端；与门AND的输出端连接至传输门中NMOS管的栅端；第一反相器INV1的输出端分别连接至传输门的输入端以及或门OR的一个输入端；第二反相器INV2连接至或门OR的另一个输入端，或门OR的输出端连接至传输门中PMOS管的栅端；传输门的输出端连接至OUT输出端口。

测试选择控制电路工作时序图如图5所示，所述测试选择控制电路有两种工作模式：

测试模式选择控制端口S＝0时，为像素阵列正常工作模式，所有的测试模式控制电路输出为高阻，像素单元电路的开关控制信号线SMP_HLD不受测试模式控制电路输出的影响；并且每行的开关控制信号线SMP_HLD受原行扫描链电路的输出控制，整个像素阵列处于正常工作状态；

测试模式选择控制端口S＝1时，为像素单元电路输出电流测试模式，具体工作流程如下：

(1)在时钟CP第一个周期，行扫描链的输入控制端口D为高电平，扫描链电路的第一个输出为1，其他输出为0；此时第一个测试模式控制电路的输入IN为1，因此第一行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第一行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板；

(2)在时钟CP第k个周期，行扫描链的输入控制端口D为0电平，扫描链电路的第k个输出为1，其余输出为0；此时第k个测试模式控制电路的输入IN为1，因此第k行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第k行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板；

(3)在时钟CP第n个周期，n为像素阵列的总行数，行扫描链的输入控制端口D为0电平，扫描链电路的第n个输出为1，其余输出为0；此时第n个测试模式控制电路的输入IN为1，因此第n行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第n行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板。

本专利提出的像素阵列单元电路输出电流的测试方案，能评估各个像素单元电路输出电流的差异，进而评估整个像素阵列的电流输出一致性。

该驱动方法除了能应用于OLED和LED电流型像素单元电路的测试以外，也适用于任何电压型像素单元电路的输出电流的测试。

本文中所描述的具体实施例仅仅是对本发明精神做举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (6)

1.一种应用于自发光的像素单元电路，其特征在于它包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、采样保持电容C1、数据信号线IDATA、开关控制信号线SMP_HLD、电源线VDD、发光器件的共阴极电源线VCOM、发光器件，

所述电源线VDD一方面连接第一晶体管M1的源极，另一方面连接采样保持电容C1的上极板；采样保持电容C1的下极板分别连接第一晶体管M1的栅极、第二晶体管M2的源极、第三晶体管M3的漏极；

所述开关控制信号线SMP_HLD分别连接第二晶体管M2的栅极、第三晶体管M3的栅极、第四晶体管M4的栅极；

所述数据信号线IDATA连接第二晶体管M2的漏极；

所述第四晶体管M4的漏极分别连接第一晶体管M1的漏极、第三晶体管M3的源极；

所述第四晶体管M4的源极通过发光器件连接发光器件的共阴极电源线VCOM。

2.根据权利要求1所述的电路，其特征在于所述发光器件为OLED或LED。

3.根据权利要求1所述的电路，其特征在于第一晶体管M1、第二晶体管M2和第三晶体管M3均为PMOS管，第四晶体管M4为NMOS管。

4.一种适用于像素单元阵列电路输出电流一致性的测试电路，所述像素单元阵列电路由多个如权利要求1所述的像素单元电路组成，其特征在于测试电路包括：

像素单元复制电路P’：针对单个像素单元电路P，所述像素单元复制电路P’包含第一复制晶体管M1’和第四复制晶体管M4’，第一复制晶体管M1’和第四复制晶体管M4’的版图布局、尺寸与像素单元电路中的第一晶体管M1和第四晶体管M4的版图布局、尺寸保持一致；第四复制晶体管M4’的栅极接电源线VDD；第一复制晶体管M1’的栅极与第一晶体管M1的栅极连接在一起构成电流镜的结构；

测试选择控制电路：测试选择控制电路包含一个扫描链电路、多个测试模式控制电路、一个测试模式选择控制端口S、一个行扫描链的时钟控制端口CP和一个行扫描链的输入控制端口D，测试模式控制电路与像素单元电路一一对应，

各测试模式控制电路的输入端连接扫描链电路，各测试模式控制电路的输出端分别连接对应像素单元电路的第二晶体管M2的栅极、第三晶体管M3的栅极、第四晶体管M4的栅极，各测试模式控制电路连接测试模式选择控制端口S，扫描链电路分别连接行扫描链的时钟控制端口CP和行扫描链的输入控制端口D，其中行扫描链的扫描顺序为从上到下。

5.根据权利要求4所述的测试电路，其特征在于所述测试模式控制电路包含第一反相器INV1和第二反相器INV2，一个与门AND，一个或门OR和一个传输门；其中传输门包含NMOS和PMOS管：NMOS管和PMOS管的源端和源端相连，漏端和漏端相连；输入的IN分别连接至与门AND的一个输入端和第一反相器INV1的输入端，输入的S端分别连接至与门AND的另一个输入端和第二反相器INV2的输入端；与门AND的输出端连接至传输门中NMOS管的栅端；第一反相器INV1的输出端分别连接至传输门的输入端以及或门OR的一个输入端；第二反相器INV2连接至或门OR的另一个输入端，或门OR的输出端连接至传输门中PMOS管的栅端；传输门的输出端连接至OUT输出端口。

6.一种适用于像素单元阵列电路输出电流一致性的测试方法，基于权利要求4所述的测试电路，其特征在于所述测试选择控制电路有两种工作模式：

测试模式选择控制端口S＝0时，为像素阵列正常工作模式，所有的测试模式控制电路输出为高阻，像素单元电路的开关控制信号线SMP_HLD不受测试模式控制电路输出的影响；并且每行的开关控制信号线SMP_HLD受原行扫描链电路的输出控制，整个像素阵列处于正常工作状态；

测试模式选择控制端口S＝1时，为像素单元电路输出电流测试模式，具体工作流程如下：

(1)在时钟CP第一个周期，行扫描链的输入控制端口D为高电平，扫描链电路的第一个输出为1，其他输出为0；此时第一个测试模式控制电路的输入IN为1，因此第一行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第一行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板；

(2)在时钟CP第k个周期，行扫描链的输入控制端口D为0电平，扫描链电路的第k个输出为1，其余输出为0；此时第k个测试模式控制电路的输入IN为1，因此第k行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第k行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板；

(3)在时钟CP第n个周期，n为像素阵列的总行数，行扫描链的输入控制端口D为0电平，扫描链电路的第n个输出为1，其余输出为0；此时第n个测试模式控制电路的输入IN为1，因此第n行的像素单元电路的SMP_HLD信号为0，其处于数据采样阶段；此时第n行的像素单元电路的输入IDATA被复制为ITEST，并输出到测试电路板。