CN108346652B - 一种静电放电防护器件 - Google Patents
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Abstract
本发明提供了一种静电放电防护器件，包括：触发电路，用于基于静电积累形成触发信号；可控硅整流电路，与所述触发电路相连接，用于基于所述触发信号导通所述可控硅整流电路，以实现所述静电放电防护。本发明的静电放电防护器件具有更低的寄生噪声和漏电流，通过优化的触发方案降低了SCR电路的触发电压，也提高了SCR电路的启动速度。
Description
技术领域
本发明涉及半导体器件领域，具体而言涉及一种静电放电防护器件。
背景技术
随着半导体制造工艺技术的快速发展，先进的绝缘体上硅(SOI)CMOS技术由于静电放电(ESD)会遭到更加严重的破坏，尤其是对于三维的鳍式场效应管(FinFET)SOI工艺，其支配散热节距(fin pitch)和栅极间隔，在平面区域形成的普通ESD器件不再是选择。为了提供用于SOI CMOS技术的ESD解决方案，提出了具有动态触发电路的优化的可控硅整流器(SCR)。
在先进的CMOS工艺中，低压触发的可控硅整流器(LVTSCR)被广泛用于片上ESD防护。然而，在体硅CMOS中使用的相同设备设计在SOI中不能工作。由于SOI的硅与衬底分离，因而SCR没有对于衬底的寄生器件以及在薄硅膜中横向制造的器件，即ESD路径发生改变，此改变的ESD路径带来了新的挑战。
因此，有必要提出一种静电放电防护器件，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种静电放电防护器件，包括：
触发电路，用于基于静电积累形成触发信号；
可控硅整流电路，与所述触发电路相连接，用于基于所述触发信号导通所述可控硅整流电路，以实现静电放电防护。
进一步地，所述可控硅整流电路包括PNP晶体管、NPN晶体管和二极管，其中，
所述PNP晶体管的发射极连接所述静电积累形成的阳极，所述PNP晶体管的基极连接所述NPN晶体管的集电极和所述二极管的负输入端，所述PNP晶体管的集电极连接所述NPN晶体管的基极；
所述NPN晶体管的发射极连接所述静电积累形成的阴极，所述NPN晶体管的基极连接所述二极管的正输入端，所述NPN晶体管的集电极连接所述二极管的负输入端。
在一个实施例中，所述触发电路包括串联连接的电容和电阻，其中所述电容的第一端与所述电阻的第一端相连接，所述电容的第二端连接所述阳极，所述电阻的第二端连接所述阴极。
在一个实施例中，所述电容和电阻的连接节点连接至所述二极管的正输入端和所述NPN晶体管的基极。
在一个实施例中，所述触发电路还包括反相器，其中，所述反相器的输入端连接电容和电阻的连接节点，所述反相器的输出端连接所述PNP晶体管的基极、所述NPN晶体管的集电极和所述二极管的负输入端。
进一步地，所述触发电路包括串联连接的电阻和电容，其中所述电阻的第一端与所述电容的第一端相连接，所述电阻的第二端连接所述阳极，所述电容的第二端连接所述阴极。
在一个实施例中，所述电阻和电容的连接节点连接至所述二极管的负输入端、所述PNP晶体管的基极和所述NPN晶体管的集电极。
在一个实施例中，所述触发电路还包括反相器，其中，所述反相器的输入端连接电阻和电容的连接节点，所述反相器的输出端连接所述NPN晶体管的基极和所述二极管的正输入端。
在一个实施例中，所述二极管是寄生栅控二极管或PN结二极管。
在一个实施例中，所述静电放电防护器件用于绝缘体上硅CMOS器件。
本发明的静电放电防护器件具有更低的寄生噪声和漏电流，通过优化的触发方案降低了SCR电路的触发电压，也提高了SCR电路的启动速度。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1a是现有的低电压触发的可控硅整流器的具体结构示意图；
图1b是图1a中低电压触发的可控硅整流器的等效电路图；
图2a和图2b是根据本发明的一个实施例的静电放电防护器件的具体结构示意图；
图2c为图2a和图2b中静电放电防护器件的等效电路图；
图3a和图3b是根据本发明的又一实施例的静电放电防护器件的具体结构示意图；
图3c为图3a和图3b中静电放电防护器件的等效电路图；
图4a和图4b是根据本发明的又一实施例的静电放电防护器件的具体结构示意图；
图4c为图4a和图4b中静电放电防护器件的等效电路图；
图5a和图5b是根据本发明的又一实施例的静电放电防护器件的具体结构示意图；
图5c为图5a和图5b中静电放电防护器件的等效电路图；以及
图6为根据本发明的静电放电防护器件的结构框图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了更好地理解本发明，下面先介绍现有的用于ESD防护的常规低电压触发的可控硅整流器(LVTSCR)的结构和等效电路。
如图1a-图1b所示为低电压触发的可控硅整流器的具体结构和等效电路图，其中图1a为低电压触发的可控硅整流器的具体结构示意图，图1b为图1a中低电压触发的可控硅整流器的等效电路图。
如图1a所示，可控硅整流器包括衬底，所述衬底可以为P型衬底；位于所述衬底中的N阱和P阱，位于N阱中的第一N+掺杂区、第一P+掺杂区，位于P阱中的第二N+掺杂区、第二P+掺杂区，以及位于所述第一P+掺杂区和所述第二N+掺杂区之间的第三N+掺杂区，所述第三N+掺杂区部分位于所述N阱中，部分位于所述P阱中；在所述P阱中还形成有栅极结构，所述栅极结构位于第二N+掺杂区和所述第三N+掺杂区之间。其中，所述第一N+掺杂区、第一P+掺杂区均连接阳极(在图1a中示出为Ad)，所述栅极、第二N+掺杂区和第二P+掺杂区均连接阴极(在图1b中示出为Cd)。
其中，阳极是半导体器件的制造和使用过程中产生的静电电荷中的正电荷积累形成的，阴极是产生的静电电荷中的负电荷积累形成的。
进一步地，所述可控硅整流器还可包括形成于各掺杂区之间以及掺杂区和衬底之间的隔离结构，即第一N+掺杂区和第一P+掺杂区之间、第一P+掺杂区和第三N+掺杂区之间、第二N+掺杂区和第二P+掺杂区、第一N+掺杂区和衬底之间以及第二P+掺杂区和衬底之间可形成隔离结构。示例性地，所述隔离结构可以为浅沟槽隔离结构(STI)，但并不限于此。
如图1b所示，图1a中的第三N+掺杂区、栅极结构和第二N+掺杂区可等效为NMOS管，PNP晶体管的基极通过NMOS管连接NPN晶体管的基极，PNP晶体管的发射极通过等效电阻RNW(其为N阱的等效电阻)连接NPN晶体管的集电极，并连接阳极，PNP晶体管的集电极通过等效电阻RPW连接NPN晶体管的发射极，并连接阴极，NMOS管的源极和漏极分别连接PNP晶体管和NPN晶体管的基极，NMOS管的栅极连接NPN晶体管的发射极、等效电阻RPW和阴极Cd。
如图1a-图1b所示，当阳极Ad遭受到静电放电(ESD)事件时，NMOS管首先打开，并引导放电电流流经N阱、NMOS管、NPN晶体管和P阱，最终流至阴极Cd，经过RPW时产生的电压将最终触发SCR路径。
一般来说，在薄硅膜中制造横向SCR通常会引起不可控的闩锁现象，并且绝缘体上硅(SOI)技术将阱和衬底隔离开来，垂直寄生器件消失、表面沟道破坏会使ESD防护器件的性能降低。
为了解决上述问题，本发明提供一种可用于SOI CMOS技术的静电放电防护器件，如图6所示，其包括：
触发电路，用于基于静电积累形成触发信号；
可控硅整流电路，与所述触发电路相连接，用于基于所述触发信号导通所述可控硅整流电路，以实现所述静电放电防护。
下面结合具体实施例详细说明本发明的结构和原理。
实施例一
如图2a为根据本发明的一个实施例的、静电放电防护器件100的具体结构示意图。如图2a所示，静电放电防护器件100包括触发电路110和可控硅整流器(SCR)电路120。
具体地，所述触发电路110包括串联连接的电容112和电阻114，其中所述电容112的一端连接静电积累形成的阳极(在图2a中示出为Ad)，另一端连接电阻114，所述电阻114的另一端连接静电积累形成的阴极(在图2a中示出为Cd)。
示例性地，触发电路110还包括奇数个反相器。所述奇数个反相器相串联，串联反相器的输入端连接电容112和电阻114的连接节点，输出端连接SCR电路120。
为了提高电路的反应速度和驱动速度，优选地，如图2a所示，触发电路110仅包括一个反相器，即反相器116，所述反相器116的输入端连接电容112和电阻114的连接节点，其输出端连接SCR电路120。虽然在图2a中仅示出了反相器116。
所述SCR电路120包括衬底130，其中衬底130可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在所述衬底130之上形成埋置氧化物(BOX)层140，所述BOX层140可以是二氧化硅(SiO2)，但并不限于此。
在所述BOX层140之上形成N阱10A和P阱20A，在所述N阱10A中形成第一P+掺杂区30A，在所述P阱20A中形成第一N+掺杂区40A。
进一步地，在N阱10A外侧靠近P阱20A一侧形成第二N+掺杂区50A，在P阱20A外侧靠近N阱10A一侧形成第二P+掺杂区60A。
进一步地，所述N阱10A和第一P+掺杂区30A均连接阳极Ad，所述N阱10A和第二N+掺杂区50A均连接反相器116的输出端，所述P阱20A和第一N+掺杂区40A均连接阴极Cd。
进一步地，在所述BOX层140之上还形成有poly(多晶硅)结构，其位于所述第二N+掺杂区50A和所述第二P+掺杂区60A之间。
示例性地，所述SCR电路120还可包括隔离结构，用于隔离N阱10A和BOX层140以及其他结构，以及用于隔离P阱20A和BOX层140以及其他结构。示例地，所述隔离结构可以为浅沟槽隔离结构(STI)。
如图2b为根据本发明的另一实施例的、静电放电防护器件100的具体结构示意图。图2b中的静电放电防护器件具有与图2a中静电放电防护器件类似的结构，为了简洁，相同的结构不再进行描述。与图2a不同的是，图2b中，在所述BOX层140之上没有poly(多晶硅)结构。
其中，图2a中的所述第二N+掺杂区、poly结构和第二P+掺杂区形成寄生栅控二极管(parasitical gated diode)，图2b中的所述第二N+掺杂区和第二P+掺杂区形成PN结二极管(PN junction diode)。
如图2c为图2a和图2b中静电放电防护器件100的等效电路图。
具体地，所述PNP晶体管160的发射极连接阳极Ad，基极连接NPN晶体管180的集电极和二极管150的负输入端，集电极连接NPN晶体管180的基极；
所述NPN晶体管180的发射极连接阴极Cd，基极还连接二极管150的正输入端，集电极还连接二极管150的负输入端；
所述反相器116的输出端连接所述PNP晶体管160的基极、NPN晶体管180的集电极和二极管150的负输入端。
图2a-图2c所示静电放电防护器件100的工作原理为：当阳极Ad遭遇ESD事件时，触发电路100通过反相器116输出瞬态低电平，加于二极管150的N结，吸收P结的空穴，正向导通二极管150，抬高P阱电位，促使NPN晶体管180的P阱向N+掺杂区的流通，P型空穴的扩散促使PNP晶体管160的N阱和P阱的载流子流通，进而触发SCR，导通此静电放电防护器件100。
实施例二
如图3a为根据本发明的又一实施例的、静电放电防护器件200的具体结构示意图。如图3a所示，静电放电防护器件200包括触发电路210和可控硅整流器(SCR)电路220。
具体地，所述触发电路210包括串联连接的电容212和电阻214，其中所述电容212的一端连接静电积累形成的阳极(在图3a中示出为Ad)，另一端连接电阻214，所述电阻214的另一端连接静电积累形成的阴极(在图3a中示出为Cd)。
所述SCR电路220包括衬底230，其中衬底230可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在所述衬底230之上形成埋置氧化物(BOX)层240，所述BOX层240可以是二氧化硅(SiO2)，但并不限于此。
在所述BOX层240之上形成N阱10B和P阱20B，在所述N阱10B中形成第一P+掺杂区30B，在所述P阱20B中形成第一N+掺杂区40B。
进一步地，在所述N阱10B外侧靠近P阱20B一侧形成第二N+掺杂区50B，在所述P阱20C外侧靠近N阱10B一侧形成第二P+掺杂区60B。
进一步地，所述N阱10B和第一P+掺杂区30B均连接阳极Ad，所述第二P+掺杂区60B和P阱20B均连接至电容212和电阻214的连接节点，所述P阱20B和第一N+掺杂区40B均连接阴极Cd。
进一步地，在所述BOX层240之上还形成有poly(多晶硅)结构，其位于所述第二N+掺杂区50B和所述第二P+掺杂区60B之间。
示例性地，所述SCR电路220还可包括隔离结构，用于隔离N阱10B和BOX层240以及其他结构，以及用于隔离P阱20B和BOX层240以及其他结构。示例地，所述隔离结构可以为浅沟槽隔离结构(STI)。
示例性地，触发电路210还可包括两个反相器或其他偶数个反相器(在图3a中未示出)，其中偶数个反相器相串联，串联反相器的输入端连接电容212和电阻214的连接节点，其输出端连接SCR电路220。为了提高电路的反应速度和驱动速度，优选地，图3a中并不包括反相器。
如图3b为根据本发明的另一实施例的、静电放电防护器件200的具体结构示意图。图3b中的静电放电防护器件具有与图3a中静电放电防护器件类似的结构，为了简洁，相同的结构不再描述。与图3a不同的是，图3b中，在所述BOX层140之上没有poly(多晶硅)结构。
其中，图3a中的所述第二N+掺杂区、poly结构和第二P+掺杂区形成寄生栅控二极管，图3b中的所述第二N+掺杂区和第二P+掺杂区形成PN结二极管。
如图3c为图3a和图3b中静电放电防护器件200的等效电路图。
具体地，所述PNP晶体管260的发射极连接阳极Ad，基极连接NPN晶体管280的集电极和二极管250的负输入端，集电极连接NPN晶体管280的基极；
所述NPN晶体管280的发射极连接阴极Cd，基极还连接二极管250的正输入端，集电极还连接二极管250的负输入端；
所述电容212和电阻214的连接节点连接至所述二极管250的正输入端和NPN晶体管280的基极。
图3a-图3c所示静电放电防护器件200的工作原理为：当阳极Ad遭遇ESD事件时，触发电路200输出瞬态高电平，加于二极管250的P结，吸收N结的电子，正向导通二极管250，抬高P阱电位，促使NPN晶体管280的P阱向N+掺杂区的流通，P型空穴的扩散促使PNP晶体管260的N阱和P阱的载流子流通，进而触发SCR，导通此静电放电防护器件200。
实施例三
如图4a为根据本发明的又一实施例的、静电放电防护器件300的具体结构示意图。如图4a所示，静电放电防护器件300包括触发电路310和可控硅整流器(SCR)电路320。
具体地，所述触发电路310包括串联连接的电容312和电阻314，其中所述电阻314的一端连接静电积累形成的阳极(在图4a中示出为Ad)，另一端连接电容312，所述电容312的另一端连接静电积累形成的阴极(在图4a中示出为Cd)。
所述SCR电路320包括衬底330，其中衬底330可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在所述衬底330之上形成埋置氧化物(BOX)层340，所述BOX层340可以是二氧化硅(SiO2)，但并不限于此。
在所述BOX层340之上形成N阱10C和P阱20C，在所述N阱10C中形成第一P+掺杂区30C，在所述P阱20C中形成第一N+掺杂区40C。
进一步地，在所述N阱10C外侧靠近P阱20C一侧形成第二N+掺杂区50C，在所述P阱20C外侧靠近N阱10C一侧形成第二P+掺杂区60C。
进一步地，所述N阱10C和第一P+掺杂区30C均连接阳极Ad，所述N阱10C和第二N+掺杂区50C均连接电阻314和电容312的连接节点，所述P阱20C和第一N+掺杂区40C均连接阴极Cd。
进一步地，在所述BOX层140之上还形成有poly(多晶硅)结构，其位于所述第二N+掺杂区50C和所述第二P+掺杂区60C之间。
示例性地，所述SCR电路320还可包括隔离结构，用于隔离N阱10C和BOX层340以及其他结构，以及用于隔离P阱20C和BOX层340以及其他结构。示例地，所述隔离结构可以为浅沟槽隔离结构(STI)。
示例性地，触发电路310还可包括两个或偶数个反相器(未在图4a中示出)，所述偶数个反相器串联，串联反相器的输入端连接电阻314和电容312的连接节点，其输出端连接SCR电路320。为了提高电路的反应速度和驱动速度，优选地，图4a中并不包括反相器。
如图4b为根据本发明的另一实施例的、静电放电防护器件300的具体结构示意图。图4b中的静电放电防护器件具有与图4a中静电放电防护器件类似的结构，为了简洁，相同的结构不再进行描述。与图4a不同的是，图4b中，在所述BOX层340之上没有poly(多晶硅)结构。
其中，图4a中的所述第二N+掺杂区、poly结构和第二P+掺杂区形成寄生栅控二极管，图4b中的所述第二N+掺杂区和第二P+掺杂区形成PN结二极管。
如图4c为图4a和图4b中静电放电防护器件300的等效电路图。
具体地，所述PNP晶体管360的发射极连接阳极Ad，基极连接NPN晶体管380的集电极和二极管350的负输入端，集电极连接NPN晶体管380的基极；
所述NPN晶体管380的发射极连接阴极Cd，基极还连接二极管350的正输入端，集电极还连接二极管350的负输入端；
所述电阻314和电容312的连接节点连接至所述二极管350的负输入端、PNP晶体管360的基极和NPN晶体管380的集电极。
图4a-图4c所示静电放电防护器件300的工作原理为：当阳极Ad遭遇ESD事件时，触发电路300输出瞬态低电平，加于二极管350的N结，吸收P结的空穴，正向导通二极管350，抬高P阱电位，促使NPN晶体管380的P阱向N+掺杂区的流通，P型空穴的扩散促使PNP晶体管360的N阱和P阱的载流子流通，进而触发SCR，导通此静电放电防护器件300。
实施例四
如图5a为根据本发明的又一实施例的、静电放电防护器件400的具体结构示意图。如图5a所示，静电放电防护器件400包括触发电路410和可控硅整流器(SCR)电路420。
具体地，所述触发电路410包括串联连接的电容412和电阻414，其中所述电阻414的一端连接静电积累形成的阳极(在图5a中示出为Ad)，另一端连接电容412，所述电容412的另一端连接静电积累形成的阴极(在图5a中示出为Cd)。
示例性地，触发电路410还可包括奇数个反相器，所示奇数个反相器相串联，串联反相器的输入端连接电阻414和电容412的连接节点，输出端连接SCR电路420。
为了提高电路的反应速度和驱动速度，优选地，如图5a所示，触发电路410仅包括一个反相器，即反相器416，所述反相器416的输入端连接电阻414和电容412的连接节点，其输出端连接SCR电路420。
所述SCR电路420包括衬底430，其中衬底430可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在所述衬底430之上形成埋置氧化物(BOX)层440，所述BOX层440可以是二氧化硅(SiO2)，但并不限于此。
在所述BOX层440之上形成N阱10D和P阱20D，在所述N阱10D中形成第一P+掺杂区30D，在所述P阱20D中形成第一N+掺杂区40D。
进一步地，在N阱10D外侧靠近P阱20D一侧形成第二N+掺杂区50D，在P阱20D外侧靠近N阱10D一侧形成第二P+掺杂区60D。
进一步地，所述N阱10D和第一P+掺杂区30D均连接阳极Ad，所述第二P+掺杂区60D和P阱20D均连接至反相器416的输出端，所述P阱20D和第一N+掺杂区40D均连接阴极Cd。
进一步地，在所述BOX层440之上还形成有poly(多晶硅)结构，其位于所述第二N+掺杂区50D和所述第二P+掺杂区60D之间。
示例性地，所述SCR电路420还可包括隔离结构，用于隔离N阱10D和BOX层440以及其他结构，以及用于隔离P阱20D和BOX层440以及其他结构。示例地，所述隔离结构可以为浅沟槽隔离结构(STI)。
如图5b为根据本发明的另一实施例的、静电放电防护器件400的具体结构示意图。图5b中的静电放电防护器件具有与图5a中静电放电防护器件类似的结构，为了简洁，相同的结构不再描述。与图5a不同的是，图5b中，在所述BOX层440之上没有poly(多晶硅)结构。
其中，图5a中的所述第二N+掺杂区、poly结构和第二P+掺杂区形成寄生栅控二极管，图5b中的所述第二N+掺杂区和第二P+掺杂区形成PN结二极管。
如图5c为图5a和图5b中静电放电防护器件400的等效电路图。
具体地，所述PNP晶体管460的发射极连接阳极Ad，基极连接NPN晶体管480的集电极和二极管450的负输入端，集电极连接NPN晶体管480的基极；
所述NPN晶体管480的发射极连接阴极Cd，基极还连接二极管450的正输入端，集电极还连接二极管的负输入端；
所述反相器416的输出端连接所述NPN晶体管480的基极和二极管450的正输入端。
图5a-图5c所示静电放电防护器件400的工作原理为：当阳极Ad遭遇ESD事件时，触发电路400通过反相器416输出瞬态高电平，加于二极管450的P结，吸收N结的电子，正向导通二极管450，抬高P阱电位，促使NPN晶体管480的P阱向N+掺杂区的流通，P型空穴的扩散促使PNP晶体管460的N阱和P阱的载流子流通，进而触发SCR，导通此静电放电防护器件400。
本发明的有益效果：
1.本发明的静电放电防护器件可用于SOI CMOS工艺，具有更低的寄生噪声和漏电流；
2.本发明的静电放电防护器件通过优化的触发方案降低了SCR电路的触发电压，也提高了SCR电路的启动速度；
3.本发明的静电放电防护器件在N阱和P阱之间***寄生栅控二极管(或PN结二极管)，因此寄生PNP的基极长度增加，并加长了横向SCR路径，这增强了维持电压；
4.本发明的静电放电防护器件在寄生晶体管的N阱和P阱之间具有触发电路和反向二极管，从而可以阻止由闩锁正反馈持续电流引发的ESD模块自热破坏，这可避免高电流的闩锁损害。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (3)
1.一种静电放电防护器件，其特征在于，包括：
触发电路，用于基于静电积累形成触发信号；所述触发电路包括串联连接的电容和电阻，以及反相器；
可控硅整流电路，与所述触发电路相连接，用于基于所述触发信号导通所述可控硅整流电路，以实现静电放电防护；所述可控硅整流电路包括PNP晶体管、NPN晶体管和二极管，其中，
所述PNP晶体管的发射极连接所述静电积累形成的阳极，所述PNP晶体管的基极连接所述NPN晶体管的集电极和所述二极管的负输入端，所述PNP晶体管的集电极连接所述NPN晶体管的基极；
所述NPN晶体管的发射极连接所述静电积累形成的阴极，所述NPN晶体管的基极连接所述二极管的正输入端，所述NPN晶体管的集电极连接所述二极管的负输入端；
其中，所述电容的第一端与所述电阻的第一端相连接，所述电容的第二端连接所述阳极，所述电阻的第二端连接所述阴极；所述反相器的输入端连接电容和电阻的连接节点，所述反相器的输出端连接所述PNP晶体管的基极、所述NPN晶体管的集电极和所述二极管的负输入端。
2.如权利要求1所述的静电放电防护器件，其特征在于，所述二极管是寄生栅控二极管或PN结二极管。
3.如权利要求1所述的静电放电防护器件，其特征在于，所述静电放电防护器件用于绝缘体上硅CMOS器件。
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