CN108346563B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，所述方法包括：提供半导体衬底，核心区和输入输出区内均包括NMOS器件区和PMOS器件区；对核心区中的PMOS器件区内和输入输出区中的NMOS器件区内预定形成源/漏极的区域进行P型掺杂离子的第一离子注入；对核心区和输入输出区中的PMOS器件区和NMOS器件区内预定形成源/漏极的区域进行N型掺杂离子的第二离子注入；在核心区和输入输出区中的预定形成源/漏极的区域形成金属硅化物层，在金属硅化物层与半导体衬底的界面处掺杂有N型掺杂离子。本发明的方法，在IO区中的NMOS器件区内以及PMOS器件区内经过反掺杂工艺形成了缓变结轮廓，从而降低GIDL，提高了器件的性能和可靠性。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到更小节点时，来自制造和设计方面的挑战已经导致了三维设计如鳍式场效应晶体管(FinFET)的发展。典型地FinFET包括狭窄而独立的鳍片，鳍片在半导体衬底的表面延伸，例如，刻蚀到半导体衬底的硅层中。FinFET的沟道形成在该鳍片中，且鳍片之上及两侧带有栅极。相对于现有的平面晶体管，FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能。
对于FinFET器件，核心(CORE)器件的工作电压(也即电源电压Vdd)为0.8V左右，而输入输出(IO)器件的工作电压(也即电源电压Vdd)为1.8V左右。CORE器件的结漏电流(junction leakage)通常在0.1pA/um到100pA/um范围内，而IO器件由于Vdd非常大，在1.8V左右，因此其结漏电流(junction leakage)通常大于1000pA/um。
目前，CORE器件和IO器件使用相同的源/漏极外延层，以及相同的源/漏离子注入条件，而导致IO器件结漏电流非常大的一个主要原因是在栅极结构的边缘结的轮廓太陡峭(sharp)。而如果只关注IO器件以及在IO器件中制备缓变结(graded junction)，则CORE器件的短沟道效应会变得严重，因此如何平衡CORE器件和IO器件的结轮廓是目前半导体技术领域中的一大挑战。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明一方面提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区；
对所述核心区中的所述PMOS器件区内预定形成源/漏极的区域进行第一离子注入，以形成源/漏极，以及对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子；
对所述核心区和所述输入输出区中的所述PMOS器件区和所述NMOS器件区内预定形成源/漏极的区域进行第二离子注入，其中，所述第二离子注入的掺杂离子为N型掺杂离子；
在所述核心区和所述输入输出区中的预定形成源/漏极的区域形成金属硅化物层，其中，在所述金属硅化物层与所述半导体衬底的界面处掺杂有所述N型掺杂离子。
示例性地，在所述第一离子注入之前，还包括以下步骤：在所述PMOS器件区内的预定形成源/漏极的区域形成第一应力层，以及在所述NMOS器件区内的预定形成源/漏极的区域形成第二应力层。
示例性地，所述第一应力层的材料包括SiGe，所述第二应力层包括SiP，其中，所述SiP为富磷的Si外延层。
示例性地，在形成所述金属硅化物层之前，所述第一离子注入之后，还包括进行第一退火处理，以激活所述核心区中的所述PMOS器件区和所述输入输出区中的所述NMOS器件区内的所述源/漏极中的所述P型掺杂离子。
示例性地，在所述第二离子注入之前，所述第一离子注入之后，还包括以下步骤：
对所述核心区和所述输入输出区中的所述PMOS器件区内和NMOS器件区内预定形成源/漏极的区域进行预非晶化离子注入。
示例性地，在所述PMOS器件区的所述半导体衬底上形成有第一鳍片结构，在所述PMOS器件区内形成有横跨所述第一鳍片结构的第一栅极结构，所述第一应力层形成在所述第一栅极结构两侧的所述第一鳍片结构中；以及
在所述NMOS器件区的所述半导体衬底上形成有第二鳍片结构，在所述NMOS器件区内形成有横跨所述第二鳍片结构的第二栅极结构，所述第二应力层形成在所述第二栅极结构两侧的所述第二鳍片结构中。
示例性地，在所述第二离子注入之前，所述第一离子注入之后，还包括以下步骤：
形成层间介电层，以覆盖所述半导体衬底；
在所述层间介电层中形成第一接触孔开口和第二接触孔开口，其中，所述第一接触孔开口露出所述PMOS器件区内的源/漏极区域，所述第二接触孔开口露出所述NMOS器件区内的源/漏极区域。
示例性地，形成所述金属硅化物层的方法包括：
在所述第一接触孔开口和所述第二接触孔开口的底部和侧壁上形成金属层；
进行第二退火处理，以使所述金属层和其所接触的半导体衬底反应生成所述金属硅化物层。
示例性地，在进行所述第二退火处理步骤之前，还包括在所述金属层上形成覆盖层的步骤。
示例性地，在形成所述金属层之前，还包括进行预清洗步骤，以去除自然氧化层的步骤。
示例性地，在所述第一接触孔开口和所述第二接触孔开口中填充导电层，以分别形成第一接触孔和第二接触孔。
示例性地，在形成所述第一应力层和所述第二应力层之前，还包括以下步骤：
在所述第一栅极结构和所述第二栅极结构的侧壁上形成偏移侧墙；
对所述PMOS器件区和所述NMOS器件区分别进行LDD离子注入。
示例性地，在所述LDD离子注入之后，形成所述第一应力外延层之前，还包括进行第三退火处理的步骤。
示例性地，所述N型掺杂离子包括磷、砷中的至少一种。
本发明另一方面提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区；
在所述核心区中的所述PMOS器件区内形成有源/漏极，以及在所述输入输出区中的所述NMOS器件区内的源/漏极的区域中掺杂有P型掺杂离子；
在所述核心区和所述输入输出区中的所述PMOS器件区和NMOS器件区内的源/漏极的区域形成有金属硅化物层，其中，在所述金属硅化物层与所述半导体衬底的界面处掺杂有所述N型掺杂离子。
示例性地，在所述PMOS器件区内的源/漏极的区域中形成有第一应力层，以及在所述NMOS器件区内的源/漏极的区域中形成有第二应力层。
示例性地，所述第一应力层的材料包括SiGe，所述第二应力层包括SiP，其中，所述SiP为富磷的Si外延层。
示例性地，在所述PMOS器件区的所述半导体衬底上形成有第一鳍片结构，在所述PMOS器件区内形成有横跨所述第一鳍片结构的第一栅极结构，所述第一应力层形成在所述第一栅极结构两侧的所述第一鳍片结构中；以及
在所述NMOS器件区的所述半导体衬底上形成有第二鳍片结构，在所述NMOS器件区内形成有横跨所述第二鳍片结构的第二栅极结构，所述第二应力层形成在所述第二栅极结构两侧的所述第二鳍片结构中。
示例性地，还包括：
层间介电层，所述层间介电层覆盖所述半导体衬底；
第一接触孔，形成在所述层间介电层中并与所述PMOS器件区内的所述金属硅化物层电连接；
第二接触孔，形成在所述层间介电层中并与所述NMOS器件区内的所述金属硅化物层电连接。
本发明再一方面提供一种电子装置，其包括前述的半导体器件。
根据本发明的制造方法，对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子，经过反掺杂工艺形成了缓变结(graded junction)轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，而对输入输出区中的PMOS器件区内的预定形成源/漏极的区域进行第二离子注入，使其掺杂有N型掺杂离子，以形成缓变结轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，进而提高器件的性能和可靠性。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的一个实施方式的半导体器件的制造方法的工艺流程图；
图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图3A至图3E示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图4示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前包括NMOS和PMOS的CORE器件和IO器件普遍采用下述的制造方法来形成源/漏极，如图1所示，具体包括以下步骤：
首先，步骤S101，提供半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区，在所述半导体衬底上的NMOS器件区和PMOS器件区分别形成第一鳍片结构和第二鳍片结构；
接着，步骤S102，执行离子注入，以在半导体衬底中形成隔离阱；
接着，步骤S103，形成分别横跨所述第一鳍片结构和所述第二鳍片结构的第一栅极结构和第二栅极结构；
接着，步骤S104，对核心区内的NMOS器件区和PMOS器件区进行LDD离子注入，以及对输入输出区内的PMOS器件区和NMOS器件区进行LDD离子注入，以形成轻掺杂漏极；
接着，步骤S105，在PMOS器件区内预定形成源/漏极的区域形成第一应力层，在NMOS器件区内预定形成源/漏极的区域形成第二应力层；
接着，步骤S106，对所述核心区和所述输入输出区内的PMOS器件区进行P型掺杂离子的离子注入，以在PMOS器件区内形成P型重掺杂源/漏极；
接着，步骤S107，对所述核心区和所述输入输出区内的NMOS器件区进行N型掺杂离子的离子注入，以在NMOS器件区内形成N型重掺杂源/漏极；
接着，步骤S108，进行峰值退火和激光退火，以活化源/漏极中的掺杂离子。
目前，CORE器件和IO器件使用相同的源/漏极应力外延层，以及相同的源/漏离子注入条件，而导致IO器件结漏电流非常大的一个主要原因是在栅极结构的边缘结的轮廓太陡峭(sharp)。而如果只关注IO器件以及在IO器件中制备缓变结(graded junction)，则CORE器件的短沟道效应会变得严重，因此如何平衡CORE器件和IO器件的结轮廓是目前半导体技术领域中的一大挑战。
实施例一
为了解决前述的技术问题，本发明提供一种半导体器件的制造方法，如图2所述，主要包括以下步骤：
步骤S201，提供半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区；
步骤S202，对所述核心区中的所述PMOS器件区内预定形成源/漏极的区域进行第一离子注入，以形成源/漏极，以及对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子；
步骤S203，对所述核心区和所述输入输出区中的所述PMOS器件区和所述NMOS器件区内预定形成源/漏极的区域进行第二离子注入，其中，所述第二离子注入的掺杂离子为N型掺杂离子；
步骤S204，在所述核心区和所述输入输出区中的预定形成源/漏极的区域形成金属硅化物层，其中，在所述金属硅化物层与所述半导体衬底的界面处掺杂有所述N型掺杂离子。
根据本发明的制造方法，对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子，经过反掺杂工艺形成了缓变结(graded junction)轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，而对输入输出区中的PMOS器件区内的预定形成源/漏极的区域进行第二离子注入，使其掺杂有N型掺杂离子，以形成缓变结轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，进而提高器件的性能和可靠性。
下面，参考图3A至图3E对本发明的半导体器件的制造方法做详细描述，其中，图3A至图3E示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图。
首先，执行步骤一，提供半导体衬底，所述半导体衬底包括核心(Core)区和输入输出(IO)区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区。
如图3A所示，提供半导体衬底200，所述半导体衬底200包括核心(Core)区和输入输出(IO)区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区。
具体地，半导体衬底200为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底包括核心区和输入输出区，其中核心区和输入输出区中均可以包含各种有源器件，其中下述各种操作在不特指的情况下，均指针对半导体衬底的所有区域。
本实施例中，主要以FinFET器件为例，对本发明进行解释和说明，但可以想到的是，本发明的方法不仅适用于FinFET器件，还可适用于其他类型的器件，例如CMOS晶体管等。
在一个示例中，在所述PMOS器件区的所述半导体衬底上形成有第一鳍片结构，在所述PMOS器件区内形成有横跨所述第一鳍片结构的第一栅极结构2011，在所述NMOS器件区的所述半导体衬底上形成有第二鳍片结构，在所述NMOS器件区内形成有横跨所述第二鳍片结构的第二栅极结构2012。
在一个示例中，形成所述第一鳍片结构和第二鳍片结构的方法包括以下步骤：
具体地，所述鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。
最终在所述半导体衬底上的所述PMOS器件区和所述NMOS器件区内分别形成第一鳍片结构和第二鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
需要注意的是，形成所述第一鳍片结构和所述第二鳍片结构的方法仅仅是示例性的，并不局限于上述方法。
在一个示例中，半导体衬底中还形成有各种阱(well)结构，例如，在PMOS器件区内形成有N型阱，在NMOS器件区内形成有P型阱。
随后，形成所述第一鳍片结构和所述第二鳍片结构之后还包括步骤：沉积隔离材料层，以覆盖前述的所有鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至所述鳍片结构的目标高度，以形成隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片结构，进而形成具有特定高度的鳍片结构。
在一个示例中，在所述PMOS器件区内形成有横跨所述第一鳍片结构的第一栅极结构2011，在所述NMOS器件区内形成有横跨所述第二鳍片结构的第二栅极结构2012。
示例性地，第一栅极结构2011和第二栅极结构2012为伪栅极结构，伪栅极结构包括伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的栅极结构(例如，伪栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有栅极结构，并且该栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一栅极结构和第二栅极结构。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层，最后将光刻胶层去除，可以使用灰化的方法或者其他适合的湿法蚀刻的方法。
随后，执行步骤二，在形成所述第一栅极结构和第二栅极结构之后，还可选择性地，在第一栅极结构和第二栅极结构的侧壁上形成偏移侧墙(未示出)。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
随后，执行步骤三，对所述PMOS器件区和所述NMOS器件区分别进行LDD离子注入。
其中，LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应。
具体地，对PMOS器件区内的第一栅极结构两侧的第一鳍片结构中用于源/漏极的部分区域进行LDD离子注入，以形成P型轻掺杂漏(LDD)，其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子，该LDD离子注入相对于之后的重掺杂源/漏极具有更低的掺杂浓度，且形成轻掺杂漏的位置更靠近栅极结构。
再对NMOS器件区内的第二栅极结构两侧的第二鳍片结构中用于源/漏极的部分区域进行LDD离子注入进行LDD离子注入，以形成N型轻掺杂漏(LDD)，其注入离子可以为任意适合的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。
在一个示例中，还包括在所述LDD离子注入之后，进行退火处理的步骤，该退火处理的作用在于活化LDD离子注入时注入到源/漏极区内的掺杂离子，该退火处理较佳地为峰值退火(spike anneal)。
随后，执行步骤四，沉积间隙壁材料层，以覆盖所述PMOS器件区和NMOS器件区，刻蚀间隙壁材料层，以在所述第一栅极结构的侧壁上以及第二栅极结构的侧壁上形成间隙壁。
间隙壁材料层可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，间隙壁材料层为氧化硅和氮化硅共同组成。
刻蚀的方法可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法。
随后，执行步骤五，在所述PMOS器件区内的预定形成源/漏极的区域形成第一应力层，以及在所述NMOS器件区内的预定形成源/漏极的区域形成第二应力层。
示例性地，如图3A所示，在所述PMOS器件区内的第一栅极结构2011两侧的所述第一鳍片结构中的预定形成源/漏极的区域形成所述第一应力层2021。
在一个示例中，形成第一应力层2021的方法包括：刻蚀所述第一栅极结构2011两侧的部分所述第一鳍片结构，以在预定形成PMOS的源/漏极的区域形成第一凹槽；再在所述第一凹槽中选择性外延生长所述第一应力层。更优选，第一凹槽还可以为“∑”形凹槽。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。进一步地，还可以使用外延生长工艺形成原位掺杂的第一应力层，例如P型掺杂杂质原位掺杂的第一应力层。
第一应力层2021的材料可以包括SiGe或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长原位掺杂的SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300℃-1000℃，优选为650℃-750℃，气体压力为1Torr-50Torr，优选为20Torr-40Torr，同时可在沉积工艺期间通过提供如硼、二氟化硼(BF2)及/或乙硼烷(B2H6)等掺质剂以使SiGe外延层包括如硼之类的P型掺杂杂质。
其中，原位掺杂P型掺杂杂质的第一应力层2021可用于在PMOS器件区内形成源/漏极，例如重掺杂的源/漏极。
在PMOS内形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。
在一个示例中，在所述NMOS器件区内的第二栅极结构2012两侧的所述第二鳍片结构中的预定形成源/漏极的区域形成第二应力层2022。
具体地，形成第二应力层2022的方法包括：刻蚀所述第二栅极结构两侧的部分所述第二鳍片结构，以在预定形成NMOS的源/漏极的区域形成第二凹槽；再在所述第二凹槽中选择性外延生长所述第二应力层。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
在NMOS中，第二应力层2022通常具有拉应力。第二应力层2022的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力层，而SiP为富磷的Si外延层。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
随后，执行步骤六，对所述核心区中的所述PMOS器件区内预定形成源/漏极的区域进行第一离子注入，以形成源/漏极，以及对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子。
在一个示例中，如图3B所示，可在半导体衬底上形成图案化的光刻胶层20，该图案化的光刻胶层20覆盖所述输入输出区内的所述PMOS器件区和所述核心区内的NMOS器件区，露出所述核心区中的所述PMOS器件区和所述输入输出区中的所述NMOS器件区，之后，再以该图案化的光刻胶层为掩膜，进行所述第一离子注入，第一离子注入完成后可采用例如灰化的方法将光刻胶层去除。
进一步地，第一离子注入的注入离子类型以及掺杂的浓度均可以选用本领域常用范围。本实施例中，第一离子注入执行的为P型掺杂离子的重掺杂工艺，在所述核心区中的所述PMOS器件区内形成的为P型重掺杂源/漏极。
其中，P型掺杂离子包括但不限于硼离子、铟离子或者它们的组合。
示例性地，对于NMOS器件区，半导体衬底中形成有P型阱，该P型阱的P型掺杂离子的掺杂浓度小于用于P型重掺杂源/漏极中的P型掺杂离子的掺杂浓度。
其中，所述第一离子注入为P型掺杂离子的重掺杂离子注入，其用于在核心区中的所述PMOS器件区内形成P型重掺杂源/漏极，并且在该步骤中，不对输入输出区内的PMOS器件区内预定形成源/漏极的区域进行所述第一离子注入，而对输入输出区内的NMOS器件区内预定形成源/漏极的区域进行所述第一离子注入，该第一离子注入工艺的掺杂离子为P型掺杂离子，与常规工艺用于形成NMOS器件的源/漏极所使用的N型掺杂离子为相反的掺杂工艺，因此，可以调整输入输出区内的NMOS器件区内的源/漏极PN结的轮廓，从而形成缓变结，进而降低栅诱导漏极泄漏电流，其中缓变结是指杂质(也即掺杂离子)在PN结两侧的浓度梯度至少有一侧比较小,P区是衬底浓度，本来浓度梯度就比较小，而N区(也即输入输出区内的NMOS器件区内的源/漏极的区域)引入P型掺杂剂进行反掺杂从而有效降低了N区的浓度梯度，进而形成了PN结两边浓度梯度都比较小的缓变结。
随后，执行步骤七，进行退火处理的步骤，以活化PMOS器件区内和NMOS器件区内的源/漏极中的掺杂离子。
该退火处理可以使用任何适合的退火方法，例如炉管退火、峰值退火、激光退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，退火处理使用激光退火(laseranneal)和激光退火(flash anneal)。
其中，退火处理的温度范围可以为1000℃～1350℃，退火时间范围可根据实际的工艺需要进行合理设定。
另外，在NMOS器件区内的源/漏极区域中形成有第二应力层，且该第二应力层为SiP时，该退火处理还可以活化掺杂的磷，从而在NMOS器件区内形成源/漏极。
另外，在PMOS器件区内的源/漏极区域中形成有P型掺杂杂质原位掺杂的第二应力层，该退火处理还可以活化掺杂的P型掺杂杂质例如B，从而在PMOS器件区内形成源/漏极。
该步骤退火工艺，同时激活在前述第一离子注入时注入到所述核心区中的所述PMOS器件区和所述输入输出区中的所述NMOS器件区内的所述源/漏极中的所述P型掺杂离子，还可以激活掺杂在所有NMOS器件区和PMOS器件区内的源/漏极中的掺杂离子。
随后，执行步骤八，形成层间介电层，以覆盖所述半导体衬底。
示例性地，如图3C所示，所述层间介电层203覆盖所述半导体衬底200、所述第一栅极结构2011、所述第二栅极结构2012、所述第一应力层2021和所述第二应力层2022，其中，所述层间介电层203的顶面高于所述第一栅极结构2011和第二栅极结构2012的顶面。
具体地，沉积层间介电层203并对其进行平坦化，所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
所述层间介电层203可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
随后，执行步骤九，在所述层间介电层中形成第一接触孔开口和第二接触孔开口，其中，所述第一接触孔开口露出所述PMOS器件区内的源/漏极区域，所述第二接触孔开口露出所述NMOS器件区内的源/漏极区域。
具体地，如图3C所示，在所述层间介电层203中形成第一接触孔开口2041和第二接触孔开口2042，其中，所述第一接触孔开口2041露出所述PMOS器件区内的源/漏极区域，所述第二接触孔开口2042露出所述NMOS器件区内的源/漏极区域。
示例性地，可首先在层间介电层的表面上形成图案化的光刻胶层，该光刻胶层定义预定形成的第一接触孔开口和第二接触孔开口的位置和尺寸等，再以该图案化的光刻胶为掩膜蚀刻层间介电层，分别停止于所述第一应力层2021和第二应力层2022中，以形成第一接触孔开口2041和第二接触孔开口2042。
蚀刻完成后，可将所述图案化的光刻胶层去除，可以使用灰化的方法或者其他适合的方法。
随后，执行步骤十，对所述核心区和所述输入输出区内的所述PMOS器件区内和所述NMOS器件区内的预定形成源/漏极的区域进行预非晶化离子注入。
其中，所述预非晶化离子注入的注入离子包括In、C、N或者Ge中的一种或几种，或者也可以为其他适合的离子，本实施例中，较佳地所述预非晶化离子注入的注入离子为Ge。
示例性地，所述预非晶化离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2，上述参数仅作为示例，对于其他适合的数值范围也可以适用于本发明。
通过高能量离子流对源/漏极区域的表面进行离子轰击使其非晶化，以在源/漏极区域内形成非晶化注入区。
示例性地，如图3C所示，在述所述PMOS器件区和NMOS器件区中的源/漏极区域内分别形成有第一应力层2021和第二应力层2022时，所述预非晶化离子注入使从所述第一接触孔开口2041中露出的部分所述第一应力层2021非晶化，形成非晶化注入区205，同时使从第二接触孔开口2042中露出的部分所述第二应力层2022非晶化，从而形成非晶化注入区205。
预非晶化离子注入的目的是在之后进行离子注入时，有利于注入离子在源区和漏区中均匀扩散，防止在硅化物形成的过程中，硅化物会沿着位错快速向里面扩散，可能会穿过节导致节的失效的问题的出现，也即防止形成管道(piping)。
随后，执行步骤十一，对所述核心区和所述输入输出区中的所述PMOS器件区和所述NMOS器件区内预定形成源/漏极的区域进行第二离子注入，其中，所述第二离子注入的掺杂离子为N型掺杂离子。
具体地，对从所述第一接触孔开口中露出的所述PMOS器件区内预定形成源/漏极的区域以及对从所述第二接触孔开口中露出的所述NMOS器件区内预定形成源/漏极的区域进行第二离子注入，以在所述源/漏极的区域内形成注入区，所述第二离子注入的掺杂离子为N型掺杂离子。
其中，N型掺杂离子包括但不限于磷(P)、砷(As)中的至少一种。
进一步地，使第二离子注入的掺杂离子注入到部分所述第一应力层中，也即形成的注入区位于部分所述第一应力层中，其底部位于所述半导体衬底的顶面以上，使第二离子注入的掺杂离子注入到部分所述第二应力层中，相应形成的注入区位于部分所述第二应力层中。
具体地，第二离子注入的能量和掺杂剂量可根据实际工艺的需要合理选择，在此不做具体限定。
其中，如图3C所示，由于前述步骤中形成了层间介电层203、第一接触孔开口2041和第二接触孔开口2042，并且该些开口分别露出了PMOS器件区内的源/漏极区域和NMOS器件区内的源/漏极区域，因此，可进行全面预非晶化离子注入(blanket PAI)和全面的第二离子注入，而无需再额外形成掩膜(例如，用于形成N型重掺杂源/漏极时使用的掩膜)来覆盖不需要进行注入的区域，简化了工艺过程，节省了工艺成本。
同时，由于在PMOS器件区内形成有N型阱，因此，在步骤中，在输入输出区的PMOS器件区内的源/漏极区域通过第二离子注入使其掺杂有N型掺杂离子，与常规工艺用于形成PMOS器件的源/漏极所使用的P型掺杂离子为相反的掺杂工艺，因此，可以调整输入输出区内的PMOS器件区内的源/漏极PN结的轮廓，从而形成缓变结，进而降低栅诱导漏极泄漏电流，其中缓变结是指杂质(也即掺杂离子)在PN结两侧的浓度梯度至少有一侧比较小,N区是衬底浓度(或者形成在衬底中浓度梯度比较小的N型阱区)，本来浓度梯度就比较小，而P区(也即输入输出区内的PMOS器件区内的源/漏极的区域)引入N型掺杂剂进行反掺杂从而有效降低了P区的浓度梯度，进而形成了PN结两边浓度梯度都比较小的缓变结。
在一个示例中，如图3D所示，第二离子注入之后，还可以在所述层间介电层203中形成第三接触孔开口2043和第四接触孔开口2044，其中，所述第三接触孔开口2043露出所述第一栅极结构2011的顶面，所述第四接触孔开口2044露出所述第二栅极结构2012的顶面。
随后，执行步骤十二，进行预清洗步骤，以去除自然氧化层。
具体地，进行预清洗步骤，以去除所述第一接触孔开口、第二接触孔开口、第三接触孔开口和第四接触孔开口底部的氧化层，例如自然氧化层。
该预清洗可以使用本领域技术人员熟知的任何适合的方法，例如使用包括氢氟酸的清洗液等。
该步骤可选择性执行，对于不存在氧化层时，可以不做本步骤。
随后，执行步骤十三，在所述第一接触孔开口和所述第二接触孔开口的底部和侧壁上形成金属层。
具体地，继续如图3D所示，在所述第一接触孔开口2041、所述第二接触孔开口2042、第三接触孔开口2043和第四接触孔开口2044的底部和侧壁上形成金属层207。
其中，金属层207的材料可以使用钛(Ti)、含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料，本实施例中，较佳地使用Ti。
可以使用本领域技术人员熟知的任何适合的方法沉积形成所述金属层，包括但不限于化学气相沉积方法或物理气相沉积方法等。
随后，执行步骤十四，在所述金属层上形成覆盖层。
其中覆盖层的制备方法可选用物理气相沉积(PVD)，覆盖层可于介于-40℃～400℃的温度与约介于0.1毫托(mTorr)～100毫托(mTorr)的压力下形成。覆盖层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，覆盖层亦可能包括多个膜层，本实施例中，所述覆盖层包括TiN层。
随后，执行步骤十五，进行退火步骤。
该退火步骤可以使用任何适合的退火方法，例如炉管退火、激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，退火处理使用激光退火(laser anneal)。
其中，退火的温度范围可以为800℃～1100℃，较佳地，退火的温度为900℃。退火时间可以为任意适合的时间，例如，退火时间范围可以为400μs～800μs，该退火时间也即使用激光退火时的停留时间(Dwell time)。
如图3D所示，在此步骤的退火过程中，使第一接触孔开口2041底部的所述金属层和与其接触的所述半导体衬底(例如Si，或者，例如第一应力层)反应生成金属硅化物层206(例如，TiSi)，同时使第二接触孔开口底部的所述金属层与其接触的所述半导体衬底(例如Si，或者，例如第二应力层)反应生成金属硅化物层206(例如，TiSi)。
在一个示例中，所述PMOS器件区内的金属硅化物层206包围所述第一接触孔开口2041的底部，并且金属硅化物层206的底部位于第一应力层2021中并高于所述半导体衬底的顶面。
在一个示例中，所述NMOS器件区内的金属硅化物层206包围所述第二接触孔开口2042的底部，并且金属硅化物层206的底部位于第二应力层2022中并高于所述半导体衬底200的顶面。
同时，该退火步骤还可以使通过第二离子注入的N型掺杂离子扩散进入金属硅化物层与所述半导体衬底的界面处，形成掺杂剂分离肖特基(DSS)，例如，PMOS器件区内的第二离子注入的N型掺杂离子扩散进入金属硅化物层和第一应力层的界面处，NMOS器件区内的第二离子注入的N型掺杂离子扩散进入金属硅化物层和第二应力层的界面处，并且靠近所述金属硅化物层一侧。
之后，执行步骤十六，形成导电层填充所述第一接触孔开口、第二接触孔开口、第三接触孔开口和第四接触孔开口，以分别形成第一接触孔、第二接触孔、第三接触孔和第四接触孔。
具体地，如图3E所示，形成导电层208填充所述第一接触孔开口、第二接触孔开口、第三接触孔开口和第四接触孔开口并进行平坦化，以分别形成第一接触孔、第二接触孔、第三接触孔和第四接触孔。
导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。
其中，导电层208可以为本领域技术人员熟知的任何适合的导电材料，包括但不限金属材料。较佳地，导电层为钨材料。在另一实施例中，导电层可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。所述平坦化停止于所述第二层间介电层的表面上。
所述第一接触孔与所述PMOS器件区内的源/漏区电连接，所述第二接触孔与所述NMOS器件区内的源/漏区电连接，所述第三接触孔电连接所述第一栅极结构，所述第四接触孔电连接所述第二栅极结构。
至此完成了对本发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件的制备还需其他的步骤，在此不做一一赘述。
综上所述，根据本发明的制造方法，对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子，经过反掺杂工艺形成了缓变结(graded junction)轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，而对输入输出区中的PMOS器件区内的预定形成源/漏极的区域进行第二离子注入，使其掺杂有N型掺杂离子，以形成缓变结轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，进而提高器件的性能和可靠性。
实施例二
本发明还提供一种半导体器件，所述半导体器件由前述的实施例一中的制造方法制备获得。
下面对本发明的半导体器件的结构做详细描述。其中，本实施例中主要以FinFET器件为例。
具体地，如图3E所示，本发明的半导体器件包括半导体衬底200，所述半导体衬底200包括核心(Core)区和输入输出(IO)区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区。
具体地，半导体衬底200为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底200包括核心区和输入输出区，其中核心区和输入输出区中均可以包含各种有源器件，其中下述各种操作在不特指的情况下，均指针对半导体衬底的所有区域。
本实施例中，主要以FinFET器件为例，对本发明进行解释和说明，但可以想到的是，本发明的方法不仅适用于FinFET器件，还可适用于其他类型的器件，例如CMOS晶体管等。
在一个示例中，在所述PMOS器件区的所述半导体衬底上形成有第一鳍片结构，在所述PMOS器件区内形成有横跨所述第一鳍片结构的第一栅极结构2011，在所述NMOS器件区的所述半导体衬底上形成有第二鳍片结构，在所述NMOS器件区内形成有横跨所述第二鳍片结构的第二栅极结构2012。
在一个示例中，半导体衬底中还形成有各种阱(well)结构，例如，在PMOS器件区内形成有N型阱，在NMOS器件区内形成有P型阱。
示例性地，第一栅极结构2011和第二栅极结构2012为伪栅极结构，伪栅极结构包括依次层叠的伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的栅极结构(例如，伪栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有栅极结构，并且该栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
在一个示例中，在第一栅极结构和第二栅极结构的侧壁上形成有偏移侧墙。具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
示例性地，在PMOS器件区内的第一栅极结构两侧的第一鳍片结构中形成有P型轻掺杂漏(LDD)，在NMOS器件区内的第二栅极结构两侧的第二鳍片结构中形成有N型轻掺杂漏(LDD)。
在一个示例中，在所述第一栅极结构的侧壁上以及第二栅极结构的侧壁上形成有间隙壁，所述间隙壁位于所述偏移侧墙外侧。
间隙壁的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一种实施方式，间隙壁材料层为氧化硅和氮化硅共同组成。
在一个示例中，在所述PMOS器件区内的源/漏极的区域中形成有第一应力层2021，以及在所述NMOS器件区内的源/漏极的区域中形成有第二应力层2022。
进一步地，所述第一应力层2021形成在所述第一栅极结构2011两侧的所述第一鳍片结构中，所述第二应力层2022形成在所述第二栅极结构2012两侧的所述第二鳍片结构中。
可选地，第一应力层2021的材料可以包括SiGe或其他可提供压应力的适合的材料。
可选地，在NMOS中，第二应力层2022通常具有拉应力。第二应力层的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力层，而SiP为富磷的Si外延层。
进一步地，在所述核心区中的所述PMOS器件区内形成有源/漏极，以及在所述输入输出区中的所述NMOS器件区内的源/漏极的区域中掺杂有P型掺杂离子。
本实施例中，在所述核心区中的所述PMOS器件区内形成的为P型重掺杂源/漏极。
其中，P型掺杂离子包括但不限于硼离子、铟离子或者它们的组合。
示例性地，对于NMOS器件区，半导体衬底中形成有P型阱，该P型阱的P型掺杂离子的掺杂浓度小于P型重掺杂源/漏极中的P型掺杂离子的掺杂浓度。
输入输出区内的NMOS器件区内的源/漏极的区域中掺杂有P型掺杂离子，可以调整输入输出区内的NMOS器件区内的源/漏极PN结的轮廓，因此形成构成了缓变结，进而降低栅诱导漏极泄漏电流。
进一步地，所述半导体器件还包括层间介电层203，所述层间介电层203覆盖所述半导体衬底200，示例性地，所述层间介电层203覆盖所述半导体衬底200、所述第一栅极结构2011、所述第二栅极结构2012、所述第一应力层2021和所述第二应力层2022，其中，所述层间介电层203的顶面高于所述第一栅极结构2011和第二栅极结构2012的顶面。
所述层间介电层203可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
示例性地，在所述核心区和所述输入输出区中的所述NMOS器件区和所述PMOS器件区内的源/漏极的区域形成有金属硅化物层206，其中，在所述金属硅化物层206与所述半导体衬底200的界面处掺杂有所述N型掺杂离子。
进一步，所述金属硅化物层206可以形成在其所在的源/漏极的表面。更进一步地，所述金属硅化物层还可以形成了所述第一应力层表面和所述第二应力层表面。
其中，金属硅化物层206可以为TiSi、PtSi或者NiSi，也可以为其他适合的材料，本实施例中，金属硅化物层为TiSi。
由于在PMOS器件区内形成有N型阱，因此，在输入输出区的PMOS器件区内的源/漏极区域通过前述实施例一中的第二离子注入使其掺杂有N型掺杂离子，可以调整输入输出区内的PMOS器件区内的源/漏极PN结的轮廓，从而形成缓变结，进而降低栅诱导漏极泄漏电流。
进一步地，所述半导体器件还包括第一接触孔，其形成在所述层间介电层203中并与所述PMOS器件区内的金属硅化物层206电连接，其中，所述第一接触孔的底部位于该金属硅化物层206中。
进一步地，所述半导体器件还包括第二接触孔，其形成在所述层间介电层中并与NMOS器件区内的金属硅化物层206电连接，所述第二接触孔的底部位于该金属硅化物层206中。
进一步地，所述半导体器件还包括贯穿所述层间介电层203并与所述第一栅极结构2011电连接的第三接触孔。
进一步地，所述半导体器件还包括贯穿所述层间介电层203并与所述第二栅极结构2012电连接的第四接触孔。
其中，每个所述接触孔均包括位于接触孔底部和侧壁上的金属层207，位于所述金属层上的覆盖层(未示出)，以及填充接触孔的导电层208。
其中，金属层207的材料可以使用钛(Ti)、含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。
覆盖层的材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，覆盖层亦可能包括多个膜层，本实施例中，所述覆盖层包括TiN层。
其中，导电层208可以为本领域技术人员熟知的任何适合的导电材料，包括但不限金属材料。较佳地，导电层为钨材料。在另一实施例中，导电层可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
至此完成了对本发明的半导体器件的关键结构的介绍，对于完整的器件还可能包括其他的构件，在此不做一一赘述。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。
本发明的半导体器件在所述输入输出区中的所述NMOS器件区内的源/漏极的区域经过反掺杂工艺形成有缓变结(graded junction)轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，而在输入输出区中的PMOS器件区内的源/漏极的区域通过第二离子注入使其掺杂有N型掺杂离子，以形成缓变结轮廓，从而降低栅诱导漏极泄漏电流(GIDL)，进而提高器件的性能和可靠性。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。
其中，图4示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区；
在所述核心区中的所述PMOS器件区内形成有源/漏极，以及在所述输入输出区中的所述NMOS器件区内的源/漏极的区域中掺杂有P型掺杂离子；
在所述核心区和所述输入输出区中的所述PMOS器件区和NMOS器件区内的源/漏极的区域形成有金属硅化物层，其中，在所述金属硅化物层与所述半导体衬底的界面处掺杂有所述N型掺杂离子。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区；
对所述核心区中的所述PMOS器件区内预定形成源/漏极的区域进行第一离子注入，以形成源/漏极，以及对所述输入输出区中的所述NMOS器件区内的预定形成源/漏极的区域进行所述第一离子注入，其中，所述第一离子注入的掺杂离子为P型掺杂离子；
对所述核心区和所述输入输出区中的所述PMOS器件区和所述NMOS器件区内预定形成源/漏极的区域进行第二离子注入，其中，所述第二离子注入的掺杂离子为N型掺杂离子；
在所述核心区和所述输入输出区中的预定形成源/漏极的区域形成金属硅化物层，其中，在所述金属硅化物层与所述半导体衬底的界面处掺杂有所述N型掺杂离子。
2.如权利要求1所述的制造方法，其特征在于，在所述第一离子注入之前，还包括以下步骤：在所述PMOS器件区内的预定形成源/漏极的区域形成第一应力层，以及在所述NMOS器件区内的预定形成源/漏极的区域形成第二应力层。
3.如权利要求2所述的制造方法，其特征在于，所述第一应力层的材料包括SiGe，所述第二应力层包括SiP，其中，所述SiP为富磷的Si外延层。
4.如权利要求1所述的制造方法，其特征在于，在形成所述金属硅化物层之前，所述第一离子注入之后，还包括进行第一退火处理，以激活所述核心区中的所述PMOS器件区和所述输入输出区中的所述NMOS器件区内的所述源/漏极中的所述P型掺杂离子。
5.如权利要求1所述的制造方法，其特征在于，在所述第二离子注入之前，所述第一离子注入之后，还包括以下步骤：
对所述核心区和所述输入输出区中的所述PMOS器件区内和NMOS器件区内预定形成源/漏极的区域进行预非晶化离子注入。
6.如权利要求2所述的制造方法，其特征在于，在所述PMOS器件区的所述半导体衬底上形成有第一鳍片结构，在所述PMOS器件区内形成有横跨所述第一鳍片结构的第一栅极结构，所述第一应力层形成在所述第一栅极结构两侧的所述第一鳍片结构中；以及
在所述NMOS器件区的所述半导体衬底上形成有第二鳍片结构，在所述NMOS器件区内形成有横跨所述第二鳍片结构的第二栅极结构，所述第二应力层形成在所述第二栅极结构两侧的所述第二鳍片结构中。
7.如权利要求1所述的制造方法，其特征在于，在所述第二离子注入之前，所述第一离子注入之后，还包括以下步骤：
形成层间介电层，以覆盖所述半导体衬底；
在所述层间介电层中形成第一接触孔开口和第二接触孔开口，其中，所述第一接触孔开口露出所述PMOS器件区内的源/漏极区域，所述第二接触孔开口露出所述NMOS器件区内的源/漏极区域。
8.如权利要求7所述的制造方法，其特征在于，形成所述金属硅化物层的方法包括：
在所述第一接触孔开口和所述第二接触孔开口的底部和侧壁上形成金属层；
进行第二退火处理，以使所述金属层和其所接触的半导体衬底反应生成所述金属硅化物层。
9.如权利要求8所述的制造方法，其特征在于，在进行所述第二退火处理步骤之前，还包括在所述金属层上形成覆盖层的步骤。
10.如权利要求8所述的制造方法，其特征在于，在形成所述金属层之前，还包括进行预清洗步骤，以去除自然氧化层的步骤。
11.如权利要求8至10之一所述的制造方法，其特征在于，在所述第一接触孔开口和所述第二接触孔开口中填充导电层，以分别形成第一接触孔和第二接触孔。
12.如权利要求6所述的制造方法，其特征在于，在形成所述第一应力层和所述第二应力层之前，还包括以下步骤：
在所述第一栅极结构和所述第二栅极结构的侧壁上形成偏移侧墙；
对所述PMOS器件区和所述NMOS器件区分别进行LDD离子注入。
13.如权利要求12所述的制造方法，其特征在于，在所述LDD离子注入之后，形成第一应力外延层之前，还包括进行第三退火处理的步骤。
14.如权利要求1所述的制造方法，其特征在于，所述N型掺杂离子包括磷、砷中的至少一种。
15.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括核心区和输入输出区，所述核心区和输入输出区内均包括NMOS器件区和PMOS器件区；
在所述核心区中的所述PMOS器件区内形成有源/漏极，以及在所述输入输出区中的所述NMOS器件区内的源/漏极的区域中掺杂有P型掺杂离子；
在所述核心区和所述输入输出区中的所述PMOS器件区和NMOS器件区内的源/漏极的区域形成有金属硅化物层，其中，在所述金属硅化物层与所述半导体衬底的界面处掺杂有N型掺杂离子。
16.如权利要求15所述的半导体器件，其特征在于，在所述PMOS器件区内的源/漏极的区域中形成有第一应力层，以及在所述NMOS器件区内的源/漏极的区域中形成有第二应力层。
17.如权利要求16所述的半导体器件，其特征在于，所述第一应力层的材料包括SiGe，所述第二应力层包括SiP，其中，所述SiP为富磷的Si外延层。
18.如权利要求17所述的半导体器件，其特征在于，在所述PMOS器件区的所述半导体衬底上形成有第一鳍片结构，在所述PMOS器件区内形成有横跨所述第一鳍片结构的第一栅极结构，所述第一应力层形成在所述第一栅极结构两侧的所述第一鳍片结构中；以及
在所述NMOS器件区的所述半导体衬底上形成有第二鳍片结构，在所述NMOS器件区内形成有横跨所述第二鳍片结构的第二栅极结构，所述第二应力层形成在所述第二栅极结构两侧的所述第二鳍片结构中。
19.如权利要求15所述的半导体器件，其特征在于，还包括：
层间介电层，所述层间介电层覆盖所述半导体衬底；
第一接触孔，形成在所述层间介电层中并与所述PMOS器件区内的所述金属硅化物层电连接；
第二接触孔，形成在所述层间介电层中并与所述NMOS器件区内的所述金属硅化物层电连接。
20.一种电子装置，其特征在于，包括权利要求15至19之一所述的半导体器件。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163482A (en) * 1999-08-19 2000-12-19 Worldwide Semiconductor Manufacturing Corporation One transistor EEPROM cell using ferro-electric spacer
CN102044289A (zh) * 2009-10-20 2011-05-04 中芯国际集成电路制造(上海)有限公司 绿色晶体管、纳米硅铁电存储器及其驱动方法
CN102420228A (zh) * 2011-06-17 2012-04-18 上海华力微电子有限公司 抑制gidl效应的后栅极工艺半导体器件及其制备方法
CN102456554A (zh) * 2011-11-11 2012-05-16 上海华力微电子有限公司 一种减小mos io器件gidl效应的方法
CN103928329A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN106024900A (zh) * 2016-07-22 2016-10-12 上海华力微电子有限公司 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163482A (en) * 1999-08-19 2000-12-19 Worldwide Semiconductor Manufacturing Corporation One transistor EEPROM cell using ferro-electric spacer
CN102044289A (zh) * 2009-10-20 2011-05-04 中芯国际集成电路制造(上海)有限公司 绿色晶体管、纳米硅铁电存储器及其驱动方法
CN102420228A (zh) * 2011-06-17 2012-04-18 上海华力微电子有限公司 抑制gidl效应的后栅极工艺半导体器件及其制备方法
CN102456554A (zh) * 2011-11-11 2012-05-16 上海华力微电子有限公司 一种减小mos io器件gidl效应的方法
CN103928329A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法
CN106024900A (zh) * 2016-07-22 2016-10-12 上海华力微电子有限公司 改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件

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