CN108336017B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：形成包括图案的半导体结构；在图案中形成具有第一掺杂物浓度的外延层；在外延层之上原位形成具有比第一掺杂物浓度高的第二掺杂物浓度的界面层；在界面层之上形成金属硅化物层；以及在金属硅化物层之上形成金属插塞。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2016年12月27日在韩国知识产权局提交的韩国专利申请10-2016-0180376的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体结构，且更具体而言，涉及包括接触结构的半导体器件以及制造该半导体器件的方法。
背景技术
当制造半导体器件的接触结构时，可以形成欧姆接触来抑制泄漏电流和接触电阻的增加。根据已知的技术，可以形成硅化物层来形成欧姆接触。为了跟随半导体器件微型化的趋势，接触结构的高宽比增加。
发明内容
本发明的实施例涉及一种具有改善的接触结构的半导体器件和制造该半导体器件的方法。可以在具有高的高宽比的半导体器件的开口中没有空隙地形成接触结构。
根据本发明的一个实施例，提供一种制造半导体器件的方法。该方法包括：形成包括高的高宽比的图案的半导体结构；在图案中形成具有第一掺杂物浓度的外延层；在外延层之上原位形成具有比第一掺杂物浓度高的第二掺杂物浓度的界面层；在界面层之上形成金属硅化物层；以及在金属硅化物层之上形成金属插塞。
可以经由选择性外延生长(SEG)工艺形成外延层，以及在选择性外延生长工艺之后，可以执行原位气相掺杂工艺以形成界面层。
选择性外延生长工艺可以包括原位供应硅源气体和N型掺杂物气体，以及原位气相掺杂工艺包括供应含磷的掺杂物气体。
经由原位气相掺杂工艺形成的界面层的磷浓度的范围可以为约1.0×1019个原子/cm3至约1.0×22个原子/cm3。
可以在范围为约350℃至约1000℃的温度下执行原位气相掺杂工艺。
外延层和界面层可以包括相同的掺杂物。
外延层和界面层包括SiP，以及界面层的磷浓度可以比外延层的磷浓度高。
外延层可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe或者掺杂有N型掺杂物的SEG SiC，以及界面层可以包括掺杂有磷的SEG Si，掺杂有磷的SEG SiGe或者掺杂有磷的SEG SiC，以及界面层的磷浓度可以比外延层的N型掺杂物浓度高。
可以经由第一选择性外延生长工艺形成外延层，以及在第一选择性外延生长工艺之后可以经由第二选择性外延生长工艺原位形成界面层。
界面层可以被形成得比外延层薄。
第一选择性外延生长工艺可以包括原位供应硅源气体和N型掺杂物气体，以及第二选择性外延生长工艺可以包括供应硅源气体和含磷的掺杂物气体。
经由第二选择性外延生长工艺形成的界面层的磷浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。
外延层可以包括第一SEG SiP，以及界面层可以包括具有比第一SEG SiP的磷浓度高的磷浓度的第二SEG SiP。
形成包括高的高宽比的图案的半导体结构的步骤可以包括：准备半导体衬底；在半导体衬底中形成晶体管的源极/漏极区；在半导体衬底之上形成隔离层；以及刻蚀隔离层以形成暴露出源极/漏极区的接触孔，其中，外延层、界面层、金属硅化物层以及金属插塞可以成为填充接触孔的接触结构。
形成包括高的高宽比的图案的半导体结构的步骤可以包括：准备半导体衬底；在半导体衬底中掩埋字线；在字线两侧的半导体衬底中形成源极/漏极区；在半导体衬底的顶部上形成多个位线结构；以及形成暴露出所述多个位线结构之间的源极/漏极区的接触孔，其中，外延层、界面层、金属硅化物层以及金属插塞可以成为填充接触孔的接触结构。
该方法还可以包括：在形成金属插塞之后，在金属插塞之上形成存储器元件。
形成包括高的高宽比的图案的半导体结构的步骤可以包括：在衬底之上形成栅结构；以及去除衬底的一部分，以在栅结构的两侧下方形成源极/漏极凹陷部；其中，外延层和界面层可以成为填充源极/漏极凹陷部的源极/漏极区。
高的高宽比可以包括大于约1：1的宽高比。
金属硅化物层可以包括硅化钴、硅化钛或硅化镍。
金属插塞可以包括钛、氮化钛、钨、或它们的组合。
根据本发明的另一个实施例，一种半导体器件包括：半导体结构，包括高的高宽比的接触孔；外延层，具有第一掺杂物浓度并填充接触孔的下部；金属硅化物层，在外延层之上；金属插塞，在金属硅化物层之上；以及界面层，在金属硅化物层与外延层之间，其中，界面层设置在外延层的上部内，且界面层具有比第一掺杂物浓度高的第二掺杂物浓度。
外延层和界面层可以包括相同的掺杂物。
外延层可以掺杂有N型掺杂物，以及界面层掺杂有磷。
外延层可以包括第一SEG SiP，且界面层可以包括具有比第一SEG SiP的磷浓度高的磷浓度的第二SEG SiP。
第二掺杂物浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。
外延层可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe或者掺杂有N型掺杂物的SEG SiC，以及界面层可以包括掺杂有磷的SEG Si，掺杂有磷的SEG SiGe或者掺杂有磷的SEG SiC，以及界面层的磷浓度可以比外延层的N型掺杂物浓度高。
半导体结构可以包括：半导体衬底；字线，掩埋在半导体衬底中；第一源极/漏极区和第二源极/漏极区，形成在字线两侧的半导体衬底中；位线接触插塞，形成在第一源极/漏极区之上；以及位线，形成在位线接触插塞之上，其中，高的高宽比的图案包括暴露出第二源极/漏极区的接触孔。
半导体器件还可以包括：形成在金属插塞之上的存储器元件。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的截面图。
图2是示出根据本发明的一个实施例的半导体器件的截面图。
图3A至图3H是示出根据本发明的第一实施例的制造半导体器件的方法的截面图。
图4A和图4B是示出根据本发明的第二实施例的制造半导体器件的方法的截面图。
图5A至图5C示出根据本发明的一个实施例的半导体器件。
图6A至图6K是示出制造图5A至图5C中所示的半导体器件的方法的截面图。
图7是示出根据本发明的一个实施例的半导体器件的截面图。
图8A至图8E是示出制造图7中所示的半导体器件的方法的截面图。
图9A和图9B是示出制造图7中所示的半导体器件的另一种方法的截面图。
具体实施方式
在下文，将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以采用不同形式来实施，而不应理解为限于本文所列的实施例。确切地说，提供这些实施例使得本公开将会充分且完整，且将会向本发明所属技术领域的技术人员完全地传达本发明的范围。遍及本说明书，遍及本发明的各个附图和实施例，相同的附图标记表示相同的元件。
附图并非一定按比例绘制，且在一些情况下，会放大比例以便清楚地图示实施例的特征。例如，在附图中，为了方便图示，元件的尺寸和元件之间的间隔相比于实际的尺寸和间隔会夸大。
当附图或详细说明描述具有两层或更多层的多层结构时，所示的层的相对位置关系或排列顺序刚好反映特定的实施例。此外，多层结构的附图或详细说明不能反映特定的多层结构中存在的所有层(例如，在两个图示的层之间可能存在一个或更多个额外层)。
当提及第一层在第二层“上”或在衬底“上”时，不仅涉及第一层直接形成在第二层“上”或在衬底“上”的情况，而且还涉及在第一层与第二层之间或第一层与衬底之间存在第三层的情况。
还将理解，当提及一个元件“连接到”或“耦接到”另一元件时，它可以直接在另一个元件上，连接或耦接到另一个元件，或者可以存在一个或更多个中间元件。此外，还将理解，当提及一个元件在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。
在本文中连同项目清单使用的词组“…和…中的至少一个”，意味着来自清单中的项目的任何组合或来自清单的单个项目。例如，“A、B和C中的至少一个”意味着仅仅A、或仅仅B、或仅仅C或A、B和C的任何组合。
空间相关术语，诸如“之下”、“下”、“下面”、“之上”、“上面”等在本文中可以为方便描述而使用以描述图中所示的一个元件或特征与另一个元件或特征的关系。将理解，空间相关术语意图囊括除了图中示出的方位之外器件在制造、使用或操作时的不同方位。例如，如果图中的器件被翻转，描述成位于其它元件或特征“下”或“之下”的元件则会位于其它元件或特征“之上”。器件可以被其它定位(旋转90度或位于其它方位)，且因此本文使用的空间相关描述符可以得到解释。
本文使用的术语仅仅是出于描述特定实施例的目的，而并非意图限制本发明。如本文使用的，单数形式还意图包括复数形式，除非上下文另外明示。还将理解，术语“包括”、“包括有”、“包含”和“包含有”在本说明书中使用时表明存在所述的元件，而不排除存在或增加一个或更多个其它元件。如本文所使用的，术语“和/或”包括所列的相关项目中的一个或更多个项目的任何组合和全部组合。
除非另外定义，鉴于本说明书，本文使用的包括技术术语和科学术语的所有术语具有本发明所属技术领域的技术人员所普遍理解的相同含义。还将理解，诸如通用词典中定义的那些术语的术语应当理解为具有与本说明书的上下文和相关技术领域中的含义相一致的含义，且不会采用理想化或过于形式化的意义来解释，除非文中这样明确定义。
在下面的描述中，列出众多的具体细节以便提供本发明的透彻理解。本发明可以在不具有这些具体细节中的一些或全部的情况下来实践。在其它情况下，不会详细描述公知的工艺结构和/或工艺以便不必要地模糊本发明。
还注意，在一些情况下，如相关领域的技术人员会理解的，结合一个实施例描述的元件(也称为特征)可以单独使用或者结合另一个实施例的其它元件使用，除非另外明确表明。
在下文中，在本发明的以下实施例中，高高宽比的图案可以包括开口、接触孔和源极/漏极凹陷部。高的高宽比(即，高与宽之比)可以大于1：1。例如，高的高宽比可以大于1：10。高高宽比图案的下部可以经由自下而上生长工艺来而填充有外延层。自下而上生长工艺可以包括选择性外延生长工艺。界面层可以在形成外延层之后经由原位气相沉积工艺或原位选择性外延生长工艺形成。
在下文，将参照附图更详细地描述实施例。
图1是示出根据本发明的一个实施例的半导体器件的截面图。
参见图1，半导体器件100可以包括接触结构CS。
绝缘层102可以形成在包括掺杂区域101D的衬底101之上。穿通绝缘层102的高的高宽比图案可以形成为穿通绝缘层102且部分暴露出掺杂区域101D的顶表面的中心部的开口103。接触结构CS可以形成在开口103的内部。接触结构CS可以包括外延结构E和金属结构M。外延结构E可以与衬底101的掺杂区域101D接触，以及金属结构M可以形成在外延结构E之上。外延结构E可以包括与掺杂区域101D直接接触的外延层104和形成在外延层104的顶部上的界面层105。金属结构M可以包括与界面层105直接接触的金属硅化物层106和形成在硅化物层106的顶部上的金属层107。由于金属硅化物层106，可以在外延结构E与金属层107之间形成欧姆接触。凭借界面层105，可以减小接触结构CS的电阻。
衬底101可以由半导体工艺的任何合适材料形成。衬底101可以包括半导体衬底。例如，衬底101可以包括硅衬底、硅锗(SiGe)衬底或绝缘体上硅(SOI)衬底。衬底101的掺杂区域101D可以掺杂有N型掺杂物或P型掺杂物。掺杂区域101D可以形成晶体管的源极/漏极区。
绝缘层102可以由包括氧化物、氮化物、低k材料或它们的组合的任何适合的绝缘材料形成。例如，绝缘层102可以包括SiO2、TEOS(正硅酸乙酯)、PSG(磷硅酸玻璃)、BPSG(硼磷硅酸玻璃)、BSG(硼硅酸玻璃)或SOD(旋涂式电介质)。绝缘层102可以是单层或多层。可以经由化学气相沉积(CVD)工艺或任何其它合适的技术来形成绝缘层102。
在下文，开口103还称为‘接触孔’。从俯视的角度，开口103可以是圆形的或矩形的。
可以经由自下而上生长工艺来形成外延层104。自下而上生长工艺可以包括外延生长工艺。外延生长工艺可以包括选择性外延生长工艺。外延层104可以包括含硅外延层。例如，外延层104可以包括硅外延层。由于外延层104可以经由选择性外延生长(SEG)工艺来形成，因此外延层104可以包括经由选择性外延生长工艺形成的硅。
外延层104可以包括掺杂物。因此，外延层104可以是掺杂的外延层。外延层104可以掺杂有N型掺杂物。N型掺杂物可以包括磷，砷，锑或它们的组合。外延层104中的掺杂物浓度可以比约1×1019个原子/cm3低。外延层104中的掺杂物浓度在厚度方向(根据图1和图2的垂直方向)上可以是均匀的。外延层104可以比界面层105厚。外延层104和界面层105可以由相同的材料形成。
界面层105可以布置在外延层104与金属硅化物层106之间。界面层105可以包括含硅外延层。界面层105可以包括硅外延层。由于界面层105可以经由选择性外延生长(SEG)工艺来形成，因此界面层105可以包括经由选择性外延生长工艺形成的硅。
界面层105可以包括掺杂物。因此，界面层105可以是掺杂的外延层。界面层105可以掺杂有磷。外延层104和界面层105可以包括相同的掺杂物。界面层105中的掺杂物浓度可以比外延层104中的掺杂物浓度高。例如，界面层105中的掺杂物浓度可以等于或高于约1×1019个原子/cm3。界面层105中的掺杂物浓度在厚度方向上可以是均匀的。
如上所述，外延结构E可以包括外延层104和界面层105。外延层104和界面层105中的每个可以单独掺杂有掺杂物。因此，外延层104可以称为‘掺杂的外延层’，以及界面层105可以称为‘掺杂的界面层’。外延层104可以具有第一掺杂物浓度，而界面层105具有比第一掺杂物浓度高的第二掺杂物浓度。第二掺杂物浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。第一掺杂物浓度可以比约1.0×1019个原子/cm3低。外延层104和界面层105两者都可以掺杂有磷，以及第一掺杂物浓度和第二掺杂物浓度可以是磷掺杂浓度。外延层104和界面层105可以包括经由选择性外延生长工艺生长的磷掺杂的硅外延层，即，SEG SiP。外延层104可以称为‘轻掺杂的SEG SiP’，且界面层105可以称为‘重掺杂的SEGSiP’。
根据本发明的一个实施例，外延层104可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe或者掺杂有N型掺杂物的SEG SiC。界面层105可以包括掺杂有磷的SEG SiGe或掺杂有磷的SEG SiC。界面层105的磷的浓度可以比外延层104的N型掺杂物的浓度高。
金属硅化物层106可以包括硅化钴、硅化钛或硅化镍。
金属层107可以由低电阻金属材料形成。金属层107可以包括钛，氮化钛，钨，或它们的组合。例如，金属层107可以由将钨层叠在氮化钛上的TiN/W制成。
图1的界面层105可以经由在形成外延层104之后立即执行的原位气相沉积工艺来形成。例如，可以利用源气体和N型掺杂物气体来生长外延层104，以及可以通过供应含磷的掺杂物气体来执行原位气相掺杂工艺。可以以含磷的掺杂物气体吸收工艺和用于激活和扩散掺杂物的退火工艺的顺序来执行原位气相掺杂工艺。可以由界面层105来限定外延层104的上部。换言之，界面层105可以位于外延层104的上部的内部。可以在稍后描述原位气相掺杂工艺。
图2是示出根据本发明的一个实施例的半导体器件的截面图。图2中所示的半导体器件100M的一些组成元件可以与图1中所示的半导体器件100的那些元件相似。
参见图2，绝缘层102可以形成在衬底101之上。可以形成穿通绝缘层102的开口103。可以在开口103的内部形成接触结构CS。接触结构CS可以包括外延结构E’和金属结构M。外延结构E’可以与衬底101接触，且金属结构M可以形成在外延结构E’之上。外延结构E’可以包括外延层104’和界面层105’。金属结构M可以包括金属硅化物层106和金属层107。由于金属硅化物层106，可以在外延结构E’与金属层107之间形成欧姆接触。
可以采用与形成图1所示的外延层104的方法相同的方法来形成外延层104’。
可以经由与形成图1的界面层105的方法不同的方法来形成界面层105’。例如，可以经由在形成外延层104’之后立即执行的原位选择性外延生长(原位SEG)工艺来形成界面层105’。可以经由自下而上生长工艺来形成外延层104’。
可以利用源气体和N型掺杂物气体经由选择性外延生长工艺来生长外延层104’。可以利用源气体和含磷的掺杂物气体经由选择性外延生长工艺来原位生长界面层105’。外延层104’和界面层105’可以由相同的材料形成。外延层104’和界面层105’可以掺杂有相同的掺杂物或不同的掺杂物。N型掺杂物可以包括磷，砷，或锑。界面层105’中的掺杂物的浓度可以比外延层104’中的掺杂物的浓度高。例如，界面层105’中的掺杂物的浓度可以等于或高于约1×1019个原子/cm3。外延层104’中的掺杂物的浓度可以低于约1×1019个原子/cm3。界面层105’可以比外延层104’薄。界面层105’的厚度的范围可以为约
Figure BDA0001523282880000081
至约
Figure BDA0001523282880000082
外延层104’和界面层105’可以分别包括SEG SiP。外延层104’的磷浓度可以低于约1×1019个原子/cm3，以及界面层105’的磷浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。根据本发明的另一个实施例，外延层104’可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe或掺杂有N型掺杂物的SEG SiC。界面层105’可以包括掺杂有磷的SEG SiGe和掺杂有磷的SEG SiC。界面层105’的磷浓度可以比外延层104’的N型掺杂物的浓度高。
如上所述，可以经由选择性外延生长工艺在外延层104’之上将界面层105’形成为约
Figure BDA0001523282880000084
至约
Figure BDA0001523282880000083
的薄层。
参见图1和图2，由于经由自下而上生长工艺形成外延层104和104’，因此外延层104和104’可以填充开口103的内部而不形成任何空隙。由于可以分别经由原位气相掺杂工艺和原位选择性外延生长工艺形成界面层105和界面层105’，因此界面层105和界面层105’可以均匀地掺杂有高浓度的磷。
图3A至图3H是示出制造图1所示的半导体器件100的方法的截面图。
参见图3A，可以准备衬底11。衬底11可以包括适用于半导体工艺的材料。衬底11可以包括半导体衬底。衬底11可由含硅材料形成。衬底11可以包括选自硅、单晶硅、多晶硅、非晶硅、硅锗、单晶锗、多晶锗、碳掺杂的硅以及它们的组合中的一种或它们的多层。衬底11可以包括另一种半导体材料，诸如锗。衬底11可以包括III/V族半导体衬底，例如，化合物半导体衬底，诸如砷化镓(GaAs)。衬底11可以包括绝缘体上硅(SOI)衬底。衬底11可以包括掺杂区域11D。掺杂区域11D可以掺杂有N型掺杂物或P型掺杂物。掺杂区域11D可以形成晶体管的源极/漏极区。
可以在衬底11之上形成绝缘层12。绝缘层12可以是单层或多层。绝缘层12可以经由化学气相沉积(CVD)或物理气相沉积(PVD)形成。绝缘层12可以包括选自氧化物、氮化物或氮氧化物中的至少一种。
可以在绝缘层12中形成开口13。为了形成开口13，可以执行利用掩模图案(未示出)刻蚀绝缘层12的刻蚀工艺。刻蚀工艺可以是选自化学干法刻蚀工艺或湿法刻蚀工艺中的至少一种。开口13可以暴露出衬底11的掺杂区域11D的表面的一部分。当从俯视的角度观察时，开口13可以具有圆形或矩形。开口13可以称为接触孔。开口13的侧壁可以具有垂直轮廓。开口13可以具有高宽比为约10：1的高宽比。
根据本发明的另一个实施例，可以执行镶嵌工艺以形成绝缘层12和开口13。例如，在形成与开口13相对应的牺牲层图案之后，可以形成包围牺牲层图案的绝缘层12。随后，可以通过去除牺牲层图案来形成开口13。
根据本发明的另一个实施例，在形成开口13之后，还可以在开口13的侧壁上形成间隔件。
随后，可以执行在外延层14形成之前的清洗工艺作为预工艺。预工艺可以包括湿法清洗或干法清洗。湿法清洗可以包括HF-最后清洗。干法清洗可以包括干法气体清洗或等离子体清洗。可以利用氢气或者氢气/氮气混合气体来执行干法清洗。可以在室温至约900℃的温度下执行预工艺。
参见图3B，可以形成外延层14。可以经由自下而上生长工艺形成外延层14。自下而上生长工艺可以包括外延生长工艺。外延生长工艺可以是选择性外延生长工艺。由于经由外延生长工艺形成外延层14，因此可以实质上没有空隙地形成外延层14。外延层14可以经由低压化学气相沉积(LPCVD)、超低压化学气相沉积(VLPCVD)、等离子体-增强化学气相沉积(PE-CVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、常压化学气相沉积(APCVD)、分子束外延(MBE)或另一种合适的外延生长工艺来形成。可以经由至少执行一次的外延工艺来形成外延层14。可以经由选择性外延生长(SEG)来形成外延层14。外延层14可以包括含硅材料。外延层14可以包括硅层。外延层14可以包括硅外延层。由于经由选择性外延生长(SEG)工艺形成外延层14，因此外延层14可以包括SEG Si。可以从经由开口13的底表面暴露出的衬底11，即，从掺杂区域11D的表面，经由自下而上工艺形成外延层14。根据比较示例，当利用炉设备沉积多晶硅层时，可能会出现空隙。相反地，以外延层14只从衬底11的表面向上生长的方式执行外延生长(SEG)工艺。因此，外延层14可以实质上没有任何空隙地生长。外延层14可以称为无空隙外延层。
根据本发明的一个实施例，外延层14可以包括硅外延层。可以利用硅源气体来形成包括硅外延层的外延层14。硅源气体可以称为含硅前体。硅源气体可以包括硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯甲硅烷(SiH2Cl2)或它们的组合。
可以利用掺杂物气体通过执行原位掺杂工艺来形成外延层14。例如，可以通过供应掺杂物气体来执行原位掺杂工艺，同时利用硅源气体来生长硅外延层。掺杂物气体可以包括N型掺杂物气体。N型掺杂物气体可以包括磷，砷，锑，或它们的组合。N型掺杂物气体可以包括磷化氢(PH3)和砷化氢(AsH3)。外延层14中的N型掺杂物的浓度可以低于约1×1019个原子/cm3。例如，可以在约500托的压强下在约650℃至850℃的温度下利用SiH4/HCl/PH3/H2的混合气体形成厚度约
Figure BDA0001523282880000091
至约
Figure BDA0001523282880000092
的原位掺杂有磷的外延层14。
在本发明的此实施例中，外延层14可以包括掺杂有磷的硅外延层。磷掺杂的硅外延层可以称为‘SiP外延层’。外延层14可以具有低的磷浓度。外延层14可以具有低于1×1019个原子/cm3的磷浓度。外延层14中的磷浓度在厚度方向上可以是均匀的。
根据本发明的另一个实施例，外延层14可以包括掺杂有N型掺杂物的SEG Si、掺杂有N型掺杂物的SEG SiGe或掺杂有N型掺杂物的SEG SiC。
外延层14可以填充开口13的一部分。例如，外延层14可以填充开口13的下部。开口13的上部13T可以保留成空的空间。不执行回蚀工艺，选择性外延生长可以使开口13的一部分被填充。根据比较示例，当沉积掺杂的多晶硅层时，需要额外执行回蚀工艺以填充开口13的一部分。结果，在回蚀工艺期间，不可避免地会破坏***结构，且还会丢失掺杂物。
参见图3C，可以执行原位气相掺杂(GPD)工艺15。在形成外延层14之后，可以利用与用于形成外延层14的相同设备来原位执行原位气相掺杂工艺15。可以以掺杂物气体供应工艺和退火工艺的顺序来执行原位气相掺杂工艺15。在掺杂物气体供应工艺期间，通过供应掺杂物气体，掺杂物可以被吸附在外延层14的表面上。在退火工艺期间，吸附的掺杂物会被扩散和激活。经由原位气相掺杂工艺15，外延层14的上表面可以转变成界面层16。界面层16可以具有高浓度的掺杂物。例如，界面层16可以具有比外延层14的掺杂物浓度高的高掺杂物浓度。
例如，为了执行原位气相掺杂工艺15，在形成外延层14之后，源气体与掺杂物气体之中的源气体的供应可以停止。简而言之，可以单独供应掺杂物气体。可以供应除了掺杂物气体之外的额外的气体。额外的气体可以包括氢气气体或氮气气体。掺杂物气体可以包括含磷掺杂物气体。例如，含磷掺杂物气体可以包括磷化氢(PH3)。可以在高温环境，例如在约350℃至约1000℃的温度范围下，执行原位气相掺杂工艺15。如上所述，可以经由气相方法在高温下使外延层14的上部掺杂有高浓度的磷。
可以在外延层14的上部形成界面层16。因此，界面层16可以包括SEG SiP。外延层14和界面层16可以包括相同的掺杂物。例如，外延层14和界面层16两者都可以包括磷。外延层14和界面层16可以包括不同的掺杂物。外延层14可以包括除了磷之外的N型掺杂物，而界面层16可以包括磷。界面层16可以包括掺杂的硅外延层。界面层16的掺杂物浓度可以等于或高于约1.0×1019个原子/cm3。界面层16可以包括磷(P)，并且磷的浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。界面层16的掺杂物浓度可以高于外延层14的掺杂物浓度。界面层16中的磷浓度在厚度方向上可以是均匀的。
举例来说，当外延层14和界面层16分别包括SEG SiP时，外延层14可以称为‘轻掺杂的SEG SiP’，而界面层16可称为‘重掺杂的SEG SiP’。
如上所述，在形成外延层14之后，可以利用掺杂物气体经由气相方法在高温下以高浓度掺杂外延层14的上部区域。
其中，已知的掺杂技术是离子注入方法。利用离子注入方法，因为沟道效应难以形成浅的结。此外，当注入掺杂物时，可能会破坏离子注入靶。
气相掺杂方法可能比离子注入方法更容易形成浅的结。此外，气相掺杂方法可能不破坏掺杂靶。此外，气相掺杂方法可能比离子注入方法更加均匀地保持掺杂物浓度。
随后，可以执行退火工艺。经由退火工艺，界面层16上掺杂的掺杂物会被扩散和激活。根据本发明的另一个实施例，经由要执行以随后形成硅化物层18的退火工艺可以扩散和激活掺杂物。
经由上述一系列工艺，可以形成电连接至掺杂区域11D的外延结构E1。外延结构E1可以包括外延层14和界面层16。
随后，经由图3D至图3H所示的方法，可以在外延结构E1之上形成金属结构M1。
参见图3D，可以在界面层16和绝缘层12之上形成可硅化的金属层17A。可硅化的金属层17A可以不填充开口13但是可以与开口13共形地形成。可硅化的金属层17A可以由可硅化的金属材料形成。例如，可硅化的金属层17A中所包含的金属可以与界面层16反应。根据本发明的一个实施例，可硅化的金属层17A可以包括钴。可硅化的金属层17A可以经由诸如原子层沉积(ALD)工艺和化学气相沉积(CVD)工艺的沉积工艺来形成。
在形成可硅化的金属层17A之前，界面层16的表面会暴露出。界面层16的表面可以包括硅。因此，可以在该含硅的表面之上形成可硅化的金属层17A的一部分，而在绝缘层12之上可以形成可硅化的金属层17A的其它部分。
根据本发明的一个实施例，可硅化的金属层17A可以包括除了钴之外的诸如钛和镍的金属。
参见图3E，可以执行退火工艺。由于退火工艺，可以形成金属硅化物层18。金属硅化物层18可以包括硅化钴.
随着界面层16的硅与可硅化的金属层17A的金属的反应，可以形成金属硅化物层18。
在退火工艺之后，未反应的可硅化的金属层17可以保留。
金属硅化物层18不限于硅化钴层。例如，可以利用能通过与硅反应形成硅化物层的另一种金属(例如，钛、镍等)，来形成硅化物层。
参见图3F，可以选择性地去除未反应的可硅化的金属层17。相应地，外延层14、界面层16以及金属硅化物层18可以保留在开口13的内部。
参见图3G，可以在开口13中形成间隙填充层19A。间隙填充层19A可以填充开口13的上部，该开口13的上部位于填充有外延结构E1的开口13的下部之上。间隙填充层19A的一部分还可以覆盖绝缘层12的上表面。间隙填充层19A可以由具有比外延层14和界面层16的电阻低的电阻的低电阻导电材料形成。例如，间隙填充层19A可以包括金属层。间隙填充层19A可以包括Ti，TiN，Ti/TiN，W，或它们的组合。例如，间隙填充层19A可以包括TiN和W以所述顺序层叠的TiN/W叠层。
间隙填充层19A可以填充开口13而不形成空隙。占据开口13内部的间隙填充层19A的体积可以比外延结构E1的体积大。以此方式，可以增大金属材料的体积，以便减小电阻。
参见图3H，可以以间隙填充层19A保留在开口13中的方式来选择性地去除间隙填充层19A。结果，可以在开口13的内部形成金属插塞19。金属插塞19可以对应于图1和图2的金属层107。为了形成金属插塞19，可以执行化学机械抛光(CMP)工艺。根据本发明的另一个实施例，可以执行回蚀工艺来形成金属插塞19。根据本发明的又一个实施例，可以执行利用掩模图案(未示出)的刻蚀工艺来形成金属插塞19。
经由上述一系列工艺，可以在开口13的内部形成金属结构M1。金属结构M1可以包括金属硅化物层18和金属插塞19。金属结构M1可以位于外延结构E1之上。金属结构M1的高度可以比外延结构E1的高度高。
外延结构E1和金属结构M1可以成为接触结构CS1。接触结构CS1可以称为接触插塞。由于外延结构E1包括基于硅的材料而金属结构M1包括基于金属的材料，因此接触结构CS1可以称为‘半金属插塞(SMP)’或者‘混合插塞’。
根据上述本发明的一个实施例，由于经由选择性外延生长工艺形成外延层14，因此开口13可以实质上没有任何空隙地被填充。此外，由于不需要沉积多晶硅层和执行回蚀工艺，因此不会破坏***结构和掺杂物。
此外，为了形成界面层16，可以经由原位气相掺杂工艺15以高浓度掺杂磷(P)。因此，由于不需要执行离子注入工艺，因此不会有因离子注入导致的破坏。此外，由于磷集中地分布在外延层14的上部，因此有利于在金属硅化物层18与金属插塞19之间形成欧姆接触。由于经由随后的退火工艺磷更多地位于取代位点上，因此掺杂物能更好地被激活。结果，可以改善诸如接触电阻的电学特性。
此外，原位气相掺杂工艺15比离子注入工艺更简单。一般地，离子注入工艺需要掩模、离子注入、后续的热处理、清洗以及掩模剥离。由于不需要投资离子注入设备，因此可以缩减生产成本。
图4A和图4B是示出制造图2中所示的半导体器件100M的方法的截面图。可以采用与形成根据所示的本发明的第一实施例的半导体器件100相似的方式来形成图2所示的半导体器件100M。例如，如图3A和图3B所示，可以在开口13的内部生长外延层14。这里，可以经由第一选择性外延生长工艺形成外延层14。外延层14可以包括轻掺杂的SEG SiP。
随后，参见图4A，可以在外延层14之上形成界面层16’。可以经由选择性外延生长工艺生长界面层16’。例如，在刚形成外延层14之后，可以经由第二选择性外延生长工艺原位生长界面层16’。
界面层16’可以具有比外延层14高的掺杂物浓度，且界面层16’可以比外延层14薄。界面层16’的厚度范围为约
Figure BDA0001523282880000132
至约
Figure BDA0001523282880000131
为了形成界面层16’，可以执行与针对外延层14执行的工艺相同的工艺。例如，可以经由低压化学气相沉积(LPCVD)、超低压化学气相沉积(VLPCVD)、等离子体-增强化学气相沉积(PE-CVD)、超高真空化学气相沉积(UHVCVD)、分子束外延(MBE)或另一种合适的外延生长工艺来形成界面层16’。可以经由执行至少一次的外延工艺来形成界面层16’。界面层16’可以包括硅外延层。可以在外延层14的上部内形成界面层16’。可以利用硅源气体形成包括硅外延层的界面层16’。含硅气体的例子可以包括硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯甲硅烷(SiH2Cl2)或它们的组合。
用于形成界面层16’的工艺可以包括利用掺杂物气体的原位掺杂工艺。例如，当利用硅源气体生长硅外延层时，可以通过供应掺杂物气体来执行原位掺杂工艺。掺杂物气体可以包含磷。例如，掺杂物气体可以包括磷化氢(PH3)。
界面层16’可以包括掺杂磷的硅层。界面层16’可以是掺杂磷的硅(SiP)外延层。界面层16’可以具有高的磷浓度。外延层14可以具有低于约1×1019个原子/cm3的磷浓度。界面层16’的磷浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。界面层16’可以具有比外延层14高的磷浓度。界面层16’的磷浓度在厚度方向可以是均匀的。由于磷浓度的不同，外延层14可以称为‘轻掺杂的SEG SiP’，而界面层16’可以称为‘重掺杂的SEGSiP’。
根据本发明的一个实施例，外延层14可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe，或掺杂有N型掺杂物的SEG SiC。
随后，可以执行退火工艺，用于扩散和激活界面层16’的掺杂物。
经由上述一系列工艺，可以形成电连接至掺杂区域11D的外延结构E1’。外延结构E1’可以包括外延层14和界面层16’。
随后，经由图3D至图3H所示的方法，可以在外延结构E1’之上形成金属结构M1。
图4B示出形成有金属结构M1的所得结构。参见图4B，可以在开口13的内部形成接触结构CS11。接触结构CS11可以包括外延结构E1’和金属结构M1。因此，接触结构CS11可以包括外延层14、界面层16’、金属硅化物层18以及金属插塞19。
图5A至图5C示出根据本发明的一个实施例的半导体器件。在本发明的该实施例中，描述包括存储单元的半导体器件，诸如动态随机存取存储器(DRAM)器件。图5A是根据本发明的该实施例的半导体器件的平面图。图5B是沿着图5A所示的线A-A’截取的半导体器件的截面图。图5C是沿着图5A所示的线B-B’截取的半导体器件的截面图。
半导体器件200可以包括多个存储单元。每个存储单元可以包括具有掩埋字线205、位线212和存储器元件300的单元晶体管T。
详细描述半导体器件200。
可以在衬底201中形成隔离层202I和有源区202。隔离层202I可以限定出多个有源区202。衬底201可以包括适用于半导体工艺的材料。衬底201可以包括半导体衬底。衬底201可以包括含硅材料。衬底201可以包括选自硅、单晶硅、多晶硅、非晶硅、硅锗、单晶锗、多晶锗、碳掺杂的硅以及它们的组合中的一种或它们的多层。衬底201可以包括另一种半导体材料，诸如锗。衬底201可以包括III/V族半导体衬底，例如，化合物半导体衬底，诸如砷化镓(GaAs)。衬底201可以包括绝缘体上硅(SOI)衬底。隔离层202I可以经由浅沟槽隔离(STI)工艺形成。
可以在衬底201中形成栅沟槽203。在栅沟槽203的内表面之上共形地形成栅绝缘层204。可以在栅绝缘层204之上形成填充栅沟槽203的一部分的掩埋字线205。可以在未被掩埋字线205覆盖的栅绝缘层204之上的栅沟槽203的内部形成密封层206。密封层206可以具有与衬底201的表面相同的高度。掩埋字线205的顶表面可以位于比衬底201的顶表面低的水平。掩埋字线205可以包括低电阻金属材料。掩埋字线205可以是顺序层叠有氮化钛与钨的叠层。根据本发明的另一个实施例，掩埋字线205可以由氮化钛(TiN)单独形成。
可以在衬底201中形成第一源极/漏极区207和第二源极/漏极区208。第一源极/漏极区207和第二源极/漏极区208可以彼此被栅沟槽203分隔开。结果，掩埋字线205、第一源极/漏极区207和第二源极/漏极区208可以形成单元晶体管T。由于掩埋字线205，可以改善单元晶体管T的短沟道效应。
可以在衬底201之上形成位线接触插塞209。位线接触插塞209可以直接接触即直接耦接到第一源极/漏极区207。位线接触插塞209可以位于位线接触孔210的内部。可以在硬掩模层211中形成位线接触孔210。可以在衬底201之上形成硬掩模层211。位线接触孔210可以暴露出第一源极/漏极区207。位线接触插塞209的底表面可以比衬底201的顶表面低。位线接触插塞209可以包括图1和图2的外延结构E1和E’。根据本发明的另一个实施例，位线接触插塞209可以由多晶硅或金属材料形成。位线接触插塞209的一部分可以具有比位线接触孔210的直径短的线宽度。结果，可以在位线接触插塞209的两侧形成间隙G。可以独立地在位线接触插塞209的两侧形成间隙G。之后，一个位线接触插塞209和一对间隙G可以位于位线接触孔210的内部，且这一对间隙G可以被位线接触插塞209分隔开。间隙G可以位于位线接触插塞209与硅插塞216之间。
可以在位线接触插塞209之上形成位线结构BL。位线结构BL可以包括与位线接触插塞209直接接触的位线212和形成在位线212的顶部上的位线覆盖层213。位线结构BL可以具有沿着与掩埋字线205交叉的方向延伸的线的形状。位线212的至少一部分可以耦接到位线接触插塞209。当从A-A’的方向观察时，位线212和位线接触插塞209可以具有相同的线宽度。因此，位线212可以在一个方向上延伸同时覆盖位线接触插塞209。位线212可以包括金属材料。位线覆盖层213可以包括绝缘材料。
可以在位线结构BL的侧壁上形成间隔件元件214。间隔件元件214可以由多个间隔件形成。间隔件元件214的底部可以填充位线接触插塞209的两侧的间隙G。间隔件元件214可以包括氧化硅、氮化硅或它们的组合。间隔件元件214可以包括NON(氮化物-氧化物-氮化物)结构。根据本发明的另一个实施例，间隔件元件214可以包括空气间隙。例如，间隔件元件214可以包括NAN(氮化物-空气-氮化物)结构。
可以在两个相邻的位线结构BL之间形成单元接触结构C1。可以在储存节点接触孔215中形成单元接触结构C1。储存节点接触孔215可以具有高的高宽比。单元接触结构C1可以耦接到第二源极/漏极区208。单元接触结构C1可以包括硅插塞216和金属插塞218。金属插塞218的上部可以延伸至与位线结构BL的上表面的一部分重叠。金属插塞218可以与位线212相邻。硅插塞216可以与位线接触插塞209相邻。当从与位线结构BL平行的方向(图5A所示的C-C’方向)观察时，可以在两个相邻的单元接触结构C1之间形成插塞隔离层219。可以在两个相邻的位线结构BL之间形成插塞隔离层219，并且可以与硬掩模层211一起提供储存节点接触孔215。
单元接触结构C1还可以包括位于硅插塞216与金属插塞218之间的界面层217和金属硅化物层220。
硅插塞216可以对应于图1和图2所示的外延层104和104’。因此，可以经由自下而上生长工艺形成硅插塞216。硅插塞216可以包括轻掺杂的SEG SiP。根据本发明的另一个实施例，硅插塞216可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe，或掺杂有N型掺杂物的SEG SiC。
界面层217可以对应于图1和图2所示的界面层105和105’。因此，界面层217可以包括重掺杂的SEG SiP。
硅插塞216和界面层217可以掺杂有相同的掺杂物或者不同的掺杂物。硅插塞216和界面层217可以具有不同的掺杂物浓度。
界面层217可以具有比硅插塞216高的掺杂物浓度。硅插塞216可以具有低于约1×1019个原子/cm3的掺杂物浓度。界面层217的掺杂物浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。
金属插塞218可以包括钨。金属硅化物层220可以包括硅化钴。金属硅化物层220和金属插塞218可以对应于图1和图2中所示的金属结构M。
可以在单元接触结构C1的金属插塞218与位线结构BL的上部之间形成覆盖层221。
可以在与金属插塞和覆盖层221部分重叠且直接接触的单元接触结构C1之上形成存储器元件300。存储器元件300可以包括具有储存节点的电容器。储存节点可以是柱形。尽管未示出，但是还可以在储存节点之上形成电介质层和平板节点。储存节点可以是圆筒形状，而不是柱形。根据本发明的另一个实施例，各种存储器元件可以耦接在单元接触结构C1之上。当存储器元件300包括储存节点时，单元接触结构C1可以称为储存节点接触插塞。
图6A至图6K是示出制造根据图5所示的半导体器件的方法的截面图。在DRAM器件中，除了形成有存储单元的单元区域之外，还可以包括用于控制向/从存储单元输入/输出数据的***电路区域。当在单元区域和***电路区域中形成多个元件时，可以同时形成这些元件中的一些元件，换言之，可以整合形成这些元件中的一些元件。在下文，描述根据图5A的A-A’方向的半导体器件的制造方法。
参见图6A，可以在衬底41中形成隔离层42。可以经由浅沟槽隔离(STI)工艺形成隔离层42。隔离层42可以限定出多个有源区43。有源区43可以形成为具有短轴和长轴的岛型截面。有源区43可以被隔离层42隔离开。隔离层42可以包括氮化硅、氧化硅或它们的组合。
如图5C所示，可以形成包括栅沟槽201、栅绝缘层204、掩埋字线205和密封层206的掩埋栅型单元晶体管。
随后，可以在有源区43中形成多个第一源极/漏极区44和多个第二源极/漏极区45。在第一源极/漏极区44和第二源极/漏极区45之中，第一源极/漏极区44要耦接到位线，而第二源极/漏极区45要耦接到位线存储器元件。
随后，可以形成硬掩模层46。硬掩模层46可以包括氧化硅。硬掩模层46可以包括TEOS(正硅酸乙酯)。在形成用于形成掩埋字线的栅沟槽时，硬掩模层46可以用作刻蚀阻挡层。
随后，可以形成第一接触孔47。可以通过利用接触掩模(未示出)并且刻蚀硬掩模层46来形成第一接触孔47。当从俯视的角度观察时，第一接触孔47可以具有圆形或者椭圆形。第一接触孔47可以暴露出衬底41的表面的一部分。第一接触孔47可以具有遵从预定线宽的直径。第一接触孔47可以暴露出有源区43的一部分。例如，第一接触孔47可以暴露出第一源极/漏极区44。第一接触孔47可以具有比有源区43的短轴方向的长度长的直径。因此，在形成第一接触孔47的刻蚀工艺中，可以刻蚀第一源极/漏极区44的一部分和隔离层42的一部分。换言之，第一接触孔47之下的第一源极/漏极区44和隔离层42可以被凹陷至预定深度。结果，可以扩展第一接触孔47的下部。
随后，可以形成初步插塞48A。可以经由选择性外延生长工艺形成初步插塞48A。例如，初步插塞48A可以包括SEG SiP。如上所述，可以经由选择性外延生长工艺实质上没有任何空隙地形成初步插塞48A。
参见图6B，可以在图6A的结构的顶部上顺序层叠导电层49A和覆盖层50A。可以在初步插塞48A和硬掩模层46之上顺序层叠导电层49A和覆盖层50A。导电层49A可以包括含金属的材料。导电层49A可以包括金属、金属氮化物、金属硅化物或它们的组合。在一个实施例中，导电层49A可以包括钨(W)。根据本发明的另一个实施例，导电层49A可以包括氮化钛(TiN)与钨(W)的层叠结构(TiN/W)。这里，氮化钛(TiN)可以作为阻挡。覆盖层50A可以由相对于导电层49A和初步插塞48A具有刻蚀选择性的绝缘材料形成。覆盖层50A可以包括氧化硅或者氮化硅。根据本发明的另一个实施例，覆盖层50A可以包括氮化硅。
参见图6C，可以形成位线结构BL和位线接触插塞48。可以同时形成位线结构BL和位线接触插塞48。可利用位线掩模经由刻蚀工艺形成位线结构BL和位线接触插塞48。
可以利用位线掩模(未示出)作为刻蚀阻挡层来刻蚀覆盖层50A和导电层49A。结果，可以形成包括位线49和位线覆盖层50的位线结构BL。可以通过刻蚀导电层49A来形成位线49。可以通过刻蚀覆盖层50A来形成位线覆盖层50。
随后，初步插塞48A可以被刻蚀成具有与位线49的线宽度相同的线宽度。结果，可以形成位线接触插塞48。可以在第一源极/漏极区44之上形成位线接触插塞48。位线接触插塞48可以将第一源极/漏极区44与位线49彼此耦接。可以在第一接触孔47的内部形成位线接触插塞48。位线接触插塞48的线宽可以比第一接触孔47的直径短。因此，可以在位线接触插塞48的周围形成间隙G。
如上所述，随着形成位线接触插塞48，可以在第一接触孔47的内部形成间隙G。这是因为，位线接触插塞48可以被刻蚀成比第一接触孔47的直径小。间隙G不仅可以形成为包围位线接触插塞48的围绕形状，而且还可以单独形成在位线接触插塞48的两个侧壁上。最后，一个位线接触插塞48和一对间隙G可以位于第一接触孔47的内部，且这一对间隙G可以被位线接触插塞48彼此分隔开。
参见图6D，可以形成间隔件元件51。间隔件元件51可以位于位线结构BL和位线接触插塞48的侧壁上。间隔件元件51可以由多个间隔件形成。间隔件元件51可以填充间隙G同时覆盖位线接触插塞48和位线结构BL两者的侧壁。间隔件元件51可以包括氧化硅、氮化硅或它们的组合。根据本发明的另一个实施例，间隔件元件51可以包括空气间隙AIR。
随后，可以形成层间电介质层52。层间电介质层52可以填充间隔件元件51之上的位线结构BL之间的空间。层间电介质层52可以包括氧化硅。层间电介质层52可以包括旋涂式电介质材料(SOD)。随后，层间电介质层52可以被平坦化以暴露出位线结构BL的上部。结果，层间电介质层52可以位于位线结构BL之间。当从俯视角度观察时，层间电介质层52可以与位线结构BL平行。
参见图6E，可以形成多个第二接触孔53。每个第二接触孔53可以形成在位线结构BL之间。这里，可以执行镶嵌工艺以形成第二接触孔53。例如，可以通过刻蚀层间电介质层52的一部分来形成插塞隔离部，且可以用插塞隔离层(参见图5C的‘219’)填充插塞隔离部。随后，可以通过去除层间电介质层52的其余部分来形成第二接触孔53。可以通过施加并平坦化氮化硅层来形成插塞隔离层。当从俯视角度观察时，每个第二接触孔53可以具有方形。可以由间隔件元件51、插塞隔离层和位线结构BL来决定第二接触孔53的尺寸。
随后，可以扩展第二接触孔53的底部。为此，可以通过自对准至间隔件元件51来刻蚀硬掩模层46。因此，可以暴露出第二接触孔53之下的第二源极/漏极区45。随后，隔离层42和第二源极/漏极区45的一部分可以被凹陷至预定深度。
如上所述，第二接触孔53可以对应于第一实施例和第二实施例的开口。第二接触孔53可以具有高的高宽比。
参见图6F，可以形成填充第二接触孔53的一部分的硅插塞54。硅插塞54可以与图3B的外延层14相同。因此，可以经由自下而上生长工艺形成硅插塞54。可以经由选择性外延生长工艺形成硅插塞54。硅插塞54可以包括轻掺杂的SEG SiP。根据本发明的另一个实施例，硅插塞54可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe或者掺杂有N型掺杂物的SEG SiC。
参见图6G，可以形成界面层55。界面层55可以与图3C所示的界面层16相同。因此，可以在形成硅插塞54之后立即经由原位气相掺杂(GPD)工艺形成界面层55。界面层55可以包括重掺杂的SEG SiP。
硅插塞54和界面层55可以由相同的材料制成，且掺杂有相同的掺杂物。硅插塞54和界面层55可以具有不同的掺杂物浓度。界面层55可以具有比硅插塞54高的掺杂物浓度。硅插塞54可以具有低于约1×1019个原子/cm3的掺杂物浓度。界面层55的掺杂物浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。
随后，可以执行退火工艺以将界面层55中掺杂的掺杂物激活。
根据本发明的另一个实施例，可以经由参照图4A和图4B描述的方法来形成界面层55。换言之，在经由选择性外延生长工艺生长硅插塞54之后，可以经由原位选择性外延生长工艺来形成界面层55。
参见图6H，可以形成金属硅化物层56。可以经由硅化物-金属层沉积工艺和退火工艺来形成金属硅化物层56。可以参见图3D至图3F来理解形成金属硅化物层56的方法。金属硅化物层56可以包括硅化钴、硅化钛或硅化镍。
参见图6I，可以在第二接触孔53中形成金属材料层57A。可以在金属材料层57A之上形成掩模58。金属材料层57A可以由具有比硅插塞54和界面层55的电阻低的低电阻材料制成。金属材料层57A可以包括钛、氮化钛、钨或它们的组合。例如，金属材料层57A可以是在氮化钛之上层叠钨的层叠结构(TiN/W)。
参见图6J，可以形成金属插塞57。金属插塞57还可以包括向上延伸至位线结构BL的上部的延伸部。简言之，金属插塞57的一部分可以与位线结构BL的上表面重叠。可以通过利用掩模58并刻蚀金属材料层57A来形成金属插塞57。
在用于形成金属插塞57的刻蚀工艺期间，可以刻蚀位线覆盖层50和间隔件元件51的一部分。结果，可以形成凹陷部59。
如上所述，可以在第二接触孔53的内部形成外延结构E21和金属结构M21。外延结构E21可以包括硅插塞54和界面层55。金属结构M21可以包括金属硅化物层56和金属插塞57。
参见图6K，可以在凹陷部59的内部形成覆盖层60。覆盖层60可以包括氧化硅、氮化硅或它们的组合。可以将覆盖层60平坦化以暴露出金属插塞57的表面。
根据本发明的另一个实施例，可以通过在形成覆盖层60之前刻蚀间隔件元件51的一部分来形成空气间隙。
随后，可以在金属插塞57之上形成包括电容器的存储器元件61。
如上所述根据本发明的实施例的半导体器件不仅可以应用于动态随机存取存储器(DRAM)，而且还可以应用于静态随机存取存储器(静态随机存取存储器)、闪存、FeRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)、PRAM(相变随机存取存储器)等。
图7是示出根据本发明的一个实施例的半导体器件的截面图。
参见图7，半导体器件300可以包括晶体管330。晶体管330可以包括栅结构G和源极/漏极区S/D。晶体管330还可以包括栅结构G之下的沟道区域310。此外，晶体管330还可以包括源极/漏极区S/D之上的金属硅化物层313和金属插塞314。晶体管330可以是NMOSFET。
可以在衬底301中形成晶体管330。衬底301可以由适用于半导体工艺的材料形成。衬底301可以包括半导体衬底。衬底301可以由含硅材料形成。衬底301可以包括选自硅、单晶硅、多晶硅、非晶硅、硅锗、单晶锗、多晶锗、碳掺杂的硅以及它们的组合中的一种或者它们的多层。衬底301可以包括另一种半导体材料，诸如锗。衬底301可以包括III/V族半导体衬底，例如，化合物半导体衬底，诸如砷化镓(GaAs)。衬底301可以包括绝缘体上硅(SOI)衬底。
可以在衬底301之上形成栅结构G。栅结构G可以包括栅绝缘层302、栅电极303以及栅覆盖层304。栅绝缘层302可以包括氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。高k材料可以是具有比氧化硅的介电常数大的介电常数的材料。例如，高k材料可以包括具有大于约3.9的介电常数的材料。根据本发明的另一个实施例，高k材料可以包括具有大于约10的介电常数的材料。根据本发明的又一个实施例，高k材料可以包括具有约10至约30的介电常数的材料。高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、硅酸铪、氮氧化硅铪或它们的组合。根据本发明的另一个实施例，高k材料可以包括镧氧化物、铝酸镧、氧化锆、硅酸锆、氮氧化硅锆、氧化铝或它们的组合。除了上述高k材料，可以选择性使用其它已知的高k材料。根据本发明的另一个实施例，可以在氧化硅与高k材料的层叠结构中形成栅绝缘层302。栅电极303可以由基于硅的材料、基于金属的材料或它们的组合制成。根据本实施例，栅电极303可以是含金属的层。栅电极303可以包括氮化钛、钨或它们的组合。栅电极303可以由功函数金属材料制成。栅覆盖层304可以由绝缘材料制成。栅覆盖层304可以包括氧化硅、氮化硅或它们的组合。
栅结构G还可以包括栅间隔件。栅间隔件可以具有多层结构。栅间隔件可以包括第一间隔件305、第二间隔件306以及第三间隔件307。第一间隔件305和第三间隔件307可以由相同的材料形成。第二间隔件306可以由与第一间隔件305和第三间隔件307的材料不同的材料形成。第一间隔件305和第三间隔件307可以由氮化硅制成，而第二间隔件306可以由氧化硅制成。栅间隔件可以具有NON结构。NON结构的栅间隔件可以用来控制外延生长的源极/漏极区S/D与栅结构G之间的接近度。
可以在源极/漏极凹陷部309内部形成源极/漏极区S/D。可以在栅结构G的两侧之下的衬底301中形成源极/漏极凹陷部309。可以在沟道区域310的两端形成源极/漏极凹陷部309。根据本发明的另一个实施例，源极/漏极凹陷部309可以具有西格玛(Σ)形状。
源极/漏极区S/D可以包括外延层311和界面层312。外延层311可以完全填充源极/漏极凹陷部309。界面层312可以位于外延层311之上且与栅结构G的底角部308中的第三间隔件307接触。可以经由选择性外延生长工艺SEG来形成外延层311和界面层312。外延层311和界面层312可以施加应力至沟道区域310。例如，外延层311和界面层312可以施加张应力至沟道区域310。以此方式，可以提高沟道区域310中的载流子迁移率。
外延层311可以对应于图1和图2中所示的外延层104和104’。因此，可以经由自下而上生长工艺形成外延层311。外延层311可以包括轻掺杂的SEG SiP。根据本发明的另一个实施例，外延层311可以包括掺杂有N型掺杂物的SEG Si或者掺杂有N型掺杂物的SEG SiC。
界面层312可以对应于图1和图2中所示的界面层105和105’。因此，界面层312可以包括重掺杂的SEG SiP。
外延层311和界面层312可以掺杂有相同的掺杂物或不同的掺杂物。外延层311和界面层312可以具有不同的掺杂物浓度。界面层312可以具有比外延层311高的掺杂物浓度。外延层311可以具有低于约1×1019个原子/cm3的掺杂物浓度。界面层312的掺杂物浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。
可以经由在形成外延层311之后立即执行的原位气相掺杂工艺来形成界面层312。经由原位气相掺杂工艺，外延层311的上部可以被限定为界面层312。换言之，界面层312可以位于外延层311的上部的内部。可以参见本发明的上述实施例来理解原位气相掺杂工艺。
根据本发明的一个实施例，可以经由选择性外延生长工艺形成界面层312。例如，在形成外延层311之后，可以经由选择性外延生长工艺来原位生长界面层312。
根据本发明的一个实施例的晶体管330可以是平面栅型晶体管。
根据本发明的实施例的改进示例，可以将源极/漏极区S/D应用于FinFET。此外，可以经由先栅工艺(gate first process)或后栅工艺(gate last process)来形成晶体管330的栅结构G。
根据本发明的一个实施例的晶体管330可以是CMOSFET中的NMOSFET。
图8A至图8E是示出制造图7中所示的半导体器件的方法的截面图。
参见图8A，可以准备衬底71。衬底71可以包括硅衬底。尽管未示出，但是还可以在衬底71中形成隔离层。
可以在衬底71之上形成栅叠层。栅叠层可以包括栅绝缘层72、栅电极73和栅覆盖层74。栅绝缘层72可以包括氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。根据本发明的另一个实施例，栅绝缘层72可以形成为界面层与高k材料的层叠层。栅电极73可以由基于硅的材料、基于金属的材料或它们的组合制成。根据本发明的一个实施例，栅电极73可以由含金属的材料制成。栅电极73可以包括氮化钛、钨或它们的组合。栅电极73可以由功函数金属材料形成。栅电极73可以具有N-型功函数或者P-型功函数。当形成NMOSFET时，栅电极73可以具有N-型功函数。当形成PMOSFET时，栅电极73可以具有P-型功函数。针对功函数工程，可以使用不同的功函数材料。栅覆盖层74可以由绝缘材料制成。栅覆盖层74可以包括氧化硅、氮化硅或它们的组合。栅覆盖层74可以在执行栅光刻工艺时用作刻蚀阻挡层。
参见图8B，可以在栅叠层的两个侧壁上形成栅间隔件。栅间隔件可以由绝缘材料制成。栅间隔件可以包括氧化硅、氮化硅或它们的组合。栅间隔件可以具有多层结构。根据本发明的一个实施例，栅间隔件可以包括第一间隔件75、第二间隔件76以及第三间隔件77。第一间隔件75和第三间隔件77可以由相同的材料形成。第二间隔件76可以由与第一间隔件75和第三间隔件77的材料不同的材料形成。第一间隔件75和第三间隔件77可以由氮化硅形成，而第二间隔件76可以由氧化硅形成。可以通过对间隔件执行毯式刻蚀工艺来形成栅间隔件。在栅叠层的上表面和侧壁之上形成间隔件之后，可以执行回蚀工艺。根据本发明的另一个实施例，可以首先形成第一间隔件75，随后可以形成第二间隔件76和第三间隔件77。第三间隔件77可以不接触衬底71的表面。第一间隔件75的底部和第三间隔件77的底部可以不接触衬底71的表面。因此，栅间隔件可以具有NON结构。NON-结构的栅间隔件可以用来控制外延生长的源极/漏极区S/D与栅结构G之间的接近度。接近度可以是与电学特性直接相关的重要参数。可以调整栅间隔件的厚度以控制接近度。换言之，控制其余栅间隔件的厚度是重要的。在外延生长之前执行的凹陷部刻蚀工艺期间，栅间隔件的厚度变得如此薄以至于栅间隔件的厚度难以控制。因此，NON-结构可以通过用第二间隔件76覆盖第一间隔件75的上部且然后用第三间隔件77覆盖所得的结构而具有充足的厚度。结果，接近度是可控的。以此方式，可以提高接近度的可控性，并且外延层81和界面层82可以外延生长以具有好控制的接近度。根据本发明的另一个实施例，第一氮化物间隔件的上部可以覆盖有牺牲氧化物间隔件，然后所得的结构可以覆盖有第二氮化物间隔件。随后，当经由去除牺牲氧化物间隔件的工艺来去除牺牲氧化物间隔件和第二氮化物间隔件时，第一氮化物间隔件终究可以仍然很薄。然而，接近度可以很好控制。
经由上述一系列工艺，可以形成包括栅叠层和栅间隔件的栅结构G。栅结构G可以包括栅底角部78。
参见图8C，可以在衬底71中形成至少一个源极/漏极凹陷部79。可以刻蚀栅结构的两侧之下的衬底71的一部分，以形成源极/漏极凹陷部79。源极/漏极凹陷部79的深度可以取决于不同的刻蚀条件。为了形成源极/漏极凹陷部79，可以执行干法刻蚀工艺、湿法刻蚀工艺或它们的组合。根据本发明的另一个实施例，源极/漏极凹陷部79还可以包括凹割(under-cut)。凹割可以位于栅间隔件下方。根据本发明的另一个实施例，源极/漏极凹陷部79可以具有西格玛形状。例如，可以使用诸如氢氧化钾(KOH)的刻蚀剂来形成源极/漏极凹陷部79。源极/漏极凹陷部79的侧壁轮廓可以是垂直的或倾斜的。源极/漏极凹陷部79可以限定出栅结构下方的沟道区域80。
参见图8D，可以形成外延层81。外延层81可以对应于图1和图2中所示的外延层104和104’。因此，可以经由自下而上生长工艺例如经由选择性外延生长工艺来形成外延层81。外延层81可以实质上没有任何空隙地填充源极/漏极凹陷部79。外延层81可以包括轻掺杂的SEG SiP。根据本发明的另一个实施例，外延层81可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe或者掺杂有N型掺杂物的SEG SiC。外延层81的上部可以与第二间隔件76和第三间隔件77重叠。
参见图8E，可以执行原位气相掺杂(GPD)工艺。经由原位气相掺杂工艺，外延层81的上部可以被限定为界面层82。换言之，界面层82可以位于外延层81上和其内部。界面层82可以对应于图1和图2中所示的界面层105和105’。因此，界面层82可以包括重掺杂的SEGSiP。第二间隔件76和界面层82可以彼此不接触。因此，可以避免氧化硅(SiO2)与重掺杂的SEG SiP之间的界面处发生位错错误。
外延层81和界面层82可以掺杂有相同的掺杂物或不同的掺杂物。外延层81和界面层82可以具有不同的掺杂物浓度。界面层82可以具有比外延层81高的掺杂物浓度。外延层81可以具有低于约1×1019个原子/cm3的掺杂物浓度。界面层82的掺杂物浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。
外延层81和界面层82可以是源极/漏极区S/D。这可以称为嵌入式源极/漏极区S/D。外延层81和界面层82可以称为应力引入材料层。结果，应力可以施加给沟道区域80。
尽管未示出，但是在形成界面层82之后，可以形成金属硅化物层和金属插塞(参见图7的‘金属硅化物层313’和‘金属插塞314’)
根据本发明的一个实施例，由于界面层82具有高的掺杂物浓度，因此可以将载流子迁移率提高得更高。
此外，根据本发明的一个实施例，由于界面层82具有高的掺杂物浓度，因此可以降低电阻。例如，当在界面层82之上形成诸如金属硅化物层的接触材料时，可以改善接触电阻。
此外，根据本发明的一个实施例，由于将第二间隔件76和界面层82形成为彼此不接触，因此可以消除发生在SiP/SiO2界面处的失配和穿线位错。
图9A和图9B是示出制造图7所示的半导体器件的方法的截面图。
参见图9A，可以形成填充源极/漏极凹陷部79的外延层81’。可以经由自下而上生长工艺例如选择性外延生长工艺形成外延层81’。外延层81’可以与栅底角部78重叠。外延层81’可以接触第三间隔件77。外延层81’可以实质上没有任何空隙地填充源极/漏极凹陷部79。外延层81’可以包括轻掺杂的SEG SiP。根据本发明的另一个实施例，外延层81’可以包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe，或者掺杂有N型掺杂物的SEG SiC。
参见图9B，可以经由原位选择性外延生长工艺形成界面层82’。外延层81’可以与栅底角部78重叠。第二间隔件76与界面层82’可以彼此不接触。界面层82’可以包括重掺杂的SEG SiP。界面层82’中的磷浓度的范围可以为约1.0×1019个原子/cm3至约1.0×1022个原子/cm3。
尽管未示出，但是在形成界面层82之后，可以形成金属硅化物层和金属插塞。
根据本发明的一个实施例，在形成接触结构时，可以通过执行选择性外延生长(SEG)工艺来实质上没有任何空隙地填充高的高宽比的开口。
根据本发明的一个实施例，在形成接触结构时，可以通过在执行SEG工艺之后立即原位执行高浓度的掺杂工艺来简化半导体器件制造工艺。
本发明的技术免除了对昂贵的离子注入设备的需要。因此，通过采用本发明不仅可以改善半导体器件的电学特性，而且可以显著缩减生产成本。
尽管已经参照特定的实施例描述了本发明，但是本领域技术人员将了解，在不脱离所附权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。

Claims (22)

1.一种制造半导体器件的方法，包括：
形成包括图案的半导体结构；
在图案中形成具有第一掺杂物浓度的外延层；
在外延层之上原位形成具有比第一掺杂物浓度高的第二掺杂物浓度的界面层；
在界面层之上形成金属硅化物层；以及
在金属硅化物层之上形成金属插塞，
其中，外延层和界面层包括相同的掺杂物，
其中，形成包括图案的半导体结构的步骤包括：
在半导体衬底中掩埋字线；
在字线两侧的半导体衬底中形成源极/漏极区；
在半导体衬底之上形成多个位线结构；以及
形成暴露出所述多个位线结构之间的源极/漏极区的接触孔，
其中，外延层、界面层、金属硅化物层以及金属插塞成为填充接触孔的接触结构。
2.根据权利要求1所述的方法，其中，经由选择性外延生长SEG工艺形成外延层，以及在执行选择性外延生长工艺之后，执行原位气相掺杂工艺以形成界面层。
3.根据权利要求2所述的方法，其中，选择性外延生长工艺包括原位供应硅源气体和N型掺杂物气体，以及
原位气相掺杂工艺包括供应含磷的掺杂物气体。
4.根据权利要求3所述的方法，其中，经由原位气相掺杂工艺形成的界面层的磷浓度的范围为1.0×1019个原子/cm3至1.0×1022个原子/cm3。
5.根据权利要求3所述的方法，其中，在范围为350℃至1000℃的温度下执行原位气相掺杂工艺。
6.根据权利要求1所述的方法，其中，外延层和界面层包括SiP，以及界面层的磷浓度比外延层的磷浓度高。
7.根据权利要求1所述的方法，其中，外延层包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe，或者掺杂有N型掺杂物的SEG SiC，以及
界面层包括掺杂有磷的SEG Si，掺杂有磷的SEG SiGe，或者掺杂有磷的SEG SiC，以及
界面层的磷浓度比外延层的N型掺杂物浓度高。
8.根据权利要求1所述的方法，其中，经由第一选择性外延生长工艺形成外延层，以及在执行第一选择性外延生长工艺之后经由第二选择性外延生长工艺原位形成界面层。
9.根据权利要求8所述的方法，其中，界面层被形成得比外延层薄。
10.根据权利要求8所述的方法，其中，第一选择性外延生长工艺包括原位供应硅源气体和N型掺杂物气体，以及
第二选择性外延生长工艺包括原位供应硅源气体和含磷的掺杂物气体。
11.根据权利要求10所述的方法，其中，经由第二选择性外延生长工艺形成的界面层的磷浓度的范围为1.0×1019个原子/cm3至1.0×1022个原子/cm3。
12.根据权利要求8所述的方法，其中，外延层包括第一SEG SiP，以及界面层包括具有比第一SEG SiP的磷浓度高的磷浓度的第二SEG SiP。
13.根据权利要求1所述的方法，还包括：
在形成金属插塞之后，在金属插塞之上形成存储器元件。
14.根据权利要求1所述的方法，其中，图案具有大于1：1的宽高比。
15.根据权利要求1所述的方法，其中，金属硅化物层包括硅化钴、硅化钛或硅化镍。
16.根据权利要求1所述的方法，其中，金属插塞包括钛、氮化钛、钨、或它们的组合。
17.一种半导体器件，包括：
半导体结构，包括接触孔；
外延层，具有第一掺杂物浓度并填充接触孔的下部；
金属硅化物层，在外延层之上；
金属插塞，在金属硅化物层之上；以及
界面层，在金属硅化物层与外延层之间，
其中，界面层设置在外延层的上部内，且界面层具有比第一掺杂物浓度高的第二掺杂物浓度，
其中，外延层和界面层包括相同的掺杂物，
其中，包括接触孔的半导体结构包括：
字线，掩埋在半导体衬底中；
第一源极/漏极区和第二源极/漏极区，形成在字线两侧的半导体衬底中；
位线接触插塞，形成在第一源极/漏极区之上；以及
位线，形成在位线接触插塞之上， 以及
所述接触孔，暴露出位线之间的第二源极/漏极区。
18.根据权利要求17所述的半导体器件，其中，外延层掺杂有N型掺杂物，以及界面层掺杂有磷。
19.根据权利要求17所述的半导体器件，其中，外延层包括第一SEG SiP，且界面层包括具有比第一SEG SiP的磷浓度高的磷浓度的第二SEG SiP。
20.根据权利要求17所述的半导体器件，其中，第二掺杂物浓度的范围为1.0×1019个原子/cm3至1.0×1022个原子/cm3。
21.根据权利要求17所述的半导体器件，其中，外延层包括掺杂有N型掺杂物的SEG Si，掺杂有N型掺杂物的SEG SiGe或者掺杂有N型掺杂物的SEG SiC，以及
界面层包括掺杂有磷的SEG Si，掺杂有磷的SEG SiGe或者掺杂有磷的SEG SiC，以及
界面层的磷浓度比外延层的N型掺杂物浓度高。
22.根据权利要求17所述的半导体器件，还包括：
形成在金属插塞之上的存储器元件。
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