CN108269799B - 磁环境中的物理设计 - Google Patents

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Abstract

一种用于形成包括电感器的集成电路的技术，该技术减小了电感器和周围的元件之间的磁耦合。该技术包括将电路元件(例如，端子、销、路由迹线)相对于与电感器相关的磁矢量电势、并且相对于与电感器相关的磁通量密度场而特意放置在集成电路上的位置中，以减小或者消除使得***性能降级的感应信号。

Description

磁环境中的物理设计
技术领域
本发明涉及一种集成电路，并且具体地涉及一种包括电感器结构的集成电路。
背景技术
通常，电子振荡器电路用于为各种集成电路应用(例如，用于射频混频器的局部振荡器信号，用于产生用于射频信号传输的载波的发射器等)产生重复的振荡电子信号。参考图1，时钟发生器电路可以使用常规的储能电路100，储能电路100是包括耦合到电容器102的电感器104的调谐电路。电荷从电容器102的板来回流动通过电感器，使得调谐电路可以存储以其共振频率振荡的电能。放大器电路108补偿常规储能电路100中的小损耗以维持振荡。通过提供与电池损耗相等且相反的跨导，放大器电路108可以在常规储能电路100的谐振频率下和在由放大器电路108确定的幅度下无限期地持续振荡。
当被周期性地驱动时，电感器104产生延伸超出导电环的范围的随时间变化的磁矢量电势和磁通量密度场(即，磁场)。该磁能可能耦合到相邻的电路中。一些应用程序利用电路中的这种行为，例如变压器。然而，在其它应用中(例如振荡器应用)，这种耦合是不希望的，因为它可能在相邻电路内引起不想要的电压和/或电流。由相邻电路引起的磁场可以耦合到包括电感器104的电路中并降低性能。不需要的耦合可能会降低整个***的性能。当磁性材料不可用时，屏蔽芯片上电路免受磁场的影响可能是具有挑战性的。因此，需要解决磁耦合的技术。
发明内容
在至少一个实施方式中，一种集成电路，包括：电感器，具有通过电感器的中心的第一轴和通过电感器的中心的第二轴。所述第一轴为第一节点轴，并且包括第一磁节点的第一位置，第一磁节点具有在距离电感器的中心一定距离的第一可忽略的感应电压幅度。第二轴为第一反节点轴，并且包括第一可忽略的磁通量密度场的第二位置，和在距离电感器的中心一定距离的第一感应电压幅度，所述第一感应电压幅度大于所述第一可忽略的感应电压幅度。集成电路包括围绕第一轴聚集并且远离第二轴的第一簇集成电路端子。第一可忽略的感应电压幅度可以为距离电感器的中心的一定距离的最小感应电压幅度，而第一感应电压幅度可以为距离电感器的中心的一定距离的最大感应电压幅度。集成电路可以包括导电结构，具有孔，所述孔至少与电感器一样大。所述孔可以位于电感器的突出表面的中央。导电结构可以配置成AC接地平面。
所述集成电路还可以包括：围绕第一轴聚集并且远离第二轴的第二簇集成电路端子。第一和第二多个集成电路端子可以设置在电感器的相对端部并且与第二轴等距。电感器可以包括至少四个导电环，以及电感器可以具有通过电感器的中心的第三轴，和通过电感器的中心的第四轴。第三轴可以为第二节点轴，并且可以包括第二磁节点的第三位置，第二磁节点具有在距离电感器的中心一定距离的第二可忽略的感应电压幅度。第四轴可以为第二反节点轴。第四轴可以包括第二可忽略的磁通量密度场的第四位置，和在距离电感器的中心一定距离的第二感应电压幅度，所述第二感应电压幅度大于所述第二可忽略的感应电压幅度。所述集成电路还可以包括围绕第三轴聚集并且远离第二轴和第四轴的第二簇集成电路端子。第一簇的端子可以设置在集成电路部分的第一拐角，而第二簇的端子可以设置在集成电路部分的第二拐角处，第二拐角与第一拐角相对。第一簇的端子可以包括一个或多个被配置成容纳高电压水平的电源端子，而第二簇的端子可以包括一个或多个被配置成容纳低电压水平的电源端子。端子可以为集成电路接合垫并且电感器可以位于集成电路模具上的中央。
在至少一个实施方式中，一种制造集成电路的方法，包括：形成电感器，电感器具有通过电感器的中心的第一轴和通过电感器的中心的第二轴。第一轴为第一节点轴并且包括第一磁节点的第一位置，第一磁节点具有在距离电感器的中心一定距离的第一可忽略的感应电压幅度。第二轴为第一反节点轴并且包括第一可忽略的磁通量密度场的第二位置，和在距离电感器的中心一定距离的第一感应电压幅度。所述第一感应电压幅度大于所述第一可忽略的感应电压幅度。所述方法包括形成围绕第一轴聚集并且远离第二轴的第一簇集成电路端子。
所述方法可以包括形成导电结构，所述导电结构具有孔，所述孔至少与电感器一样大。所述孔可以位于电感器的突出表面的中心。导电结构可以配置成AC接地平面。所述方法可以包括形成围绕第一轴聚集并且远离第二轴的第二簇集成电路端子。第一和第二多个集成电路端子可以设置在电感器的相对端部并且与第二轴等距。电感器可以包括至少四个导电环，以及电感器可以具有通过电感器的中心的第三轴，和通过电感器的中心的第四轴。第三轴可以为第二节点轴。而第三轴可以包括第二磁节点的第三位置，第二磁节点具有在距离电感器的中心一定距离的第二可忽略的感应电压幅度。而第四轴可以为第二反节点轴。第四轴可以包括第二可忽略的磁通量密度场的第四位置，和在距离电感器的中心一定距离的第二感应电压幅度，所述第二感应电压幅度大于所述可忽略的第二感应电压幅度。所述集成电路还可以包括围绕第三轴聚集并且远离第二轴和第四轴的第二簇集成电路端子。第一簇的端子可以形成在集成电路部分的第一拐角，而第二簇的端子可以形成在集成电路部分的第二拐角处，第二拐角与第一拐角相对。而第一簇的端子可以包括一个或多个被配置成容纳高电压水平的电源端子，而第二簇的端子可以包括一个或多个被配置成容纳低电压水平的电源端子。所述方法还可以包括形成平行于第一轴路由的导电迹线。
附图说明
通过参考附图，可以更好地理解本发明，并且其数个目的、特征和优点为本领域的技术人员显而易见。
图1示出了传统的LC振荡器电路的电路图；
图2示出了用于导体部分的磁通量密度场轮廓和磁矢量电势场线；
图3示出了用于导体部分的与磁矢量电势场线相关的感应电压；
图4示出了示例性集成电路部分，其包括双环电感器、电磁屏蔽结构、端子、和与磁矢量电势场线相关的轴以及双环电感器的磁通量密度场；
图5示出了图4的示例性集成电路部分的细节部分；
图6示出了图4的集成电路部分的示例性感应电流；
图7示出了图4的集成电路部分的示例性端子布置；
图8示出了与本发明的至少一个实施方式一致的图4的集成电路部分的示例性端子布置；
图9示出了与本发明的至少一个实施方式一致的集成电路部分的示例性端子布置，其包括四环电感器和电磁屏蔽结构；
图10示出了用于与本发明的至少一个实施方式一致的包括四环电感器的集成电路部分的AC接地结构、电磁屏蔽结构、和示例性端子布置；
图11示出了与本发明的至少一个实施方式一致的与电磁屏蔽结构集成在一起的端子的示例性端子布置。
不同附图中使用的相同的附图标记表类似或者相同的部件。
具体实施方式
一种形成包括电感器的集成电路的技术，该技术减少了电感器和周围元件之间的磁耦合。该技术包括将集成电路上的一定位置中的电路元件(例如，端子、销、路由迹线)相对于与电感器相关的磁矢量电势场并且相对于与电感器相关的磁通量密度场而特意移位，以减小或者消除降低***性能的感应信号。
参考图2和图3，由导体支撑的电流密度场(J)产生了磁矢量电势场
Figure BDA0001534058950000051
通常，磁矢量电势场的旋度
Figure BDA0001534058950000052
为磁通量密度场
Figure BDA0001534058950000053
Figure BDA0001534058950000054
磁矢量电势场可以通过对电流密度场中的所有电流密度分量的贡献求和而计算出：
Figure BDA0001534058950000055
磁矢量电势场与附近的电流(即，磁矢量电势场与电流处于相同平面内)具有相同的方向。随时间改变的磁矢量电势场在磁矢量电势场的方向相同的方向上引起导体上的电压：
Figure BDA0001534058950000056
Figure BDA0001534058950000057
Figure BDA0001534058950000058
其中，
Figure BDA0001534058950000059
为由电流感应的电场，而
Figure BDA00015340589500000510
为导体的长度。通常，为了减小电感器和附近的导体迹线之间的磁耦合，应当减小或者避免将导电迹线放置成靠近并且平行于电感器电流，这有利于向最接近的电感器电流正交地延伸的导电迹线，或者其中，
Figure BDA00015340589500000511
图4示出了形成在集成电路片上的传统的双环电感器和在电感器周围分布的示例性端子(例如，CTL1、CTL2、GND1、GND2、VDD1、VDD2、CTL-和CTL+)。端子可以为耦合到集成电路管芯的其他部分的接口，或者可以为用于将包括电感器的电路耦合到集成电路管芯外部的节点的衬垫。通常，传统的集成电路设计可以将接合衬垫均匀地分布在管芯的周围，以便于方便容易连接到芯片外元件并且减少接合电线之间的耦合。
电感器302可以由导电壳体304围绕，其屏蔽电感器以免受到片上的电磁干扰。导电壳体304可以为较大的法拉第屏蔽板(Faraday shield)，其提供免于外部电磁干扰的屏障。响应于由电感器302产生的磁通量密度场，导电壳体304产生了电流(例如，涡流)，该电流可以产生磁通量密度场，该磁通量密度场与电感器磁通量密度场相互作用。该电流消耗功率，否则该功率可能会为相关的集成电路获得并且减小由电感器302产生的磁通量密度场。这两个效应组合在一起减小了包括电感器的LC振荡器的电感Q。响应于电感器302的在导电壳体304中产生的电流可以被进一步减小，并且可以实现对包括电感器的LC振荡器的电感Q的相应改进，这通过包括法拉第笼的一个或多个板的一个或多个孔(例如，孔306)。
在至少一个实施方式中，电感器302包括两个由半导体基板上方设置的导电层形成的平面环。通常，由于电感是面积的函数，故等效串联电阻趋于为在低的基板损失情况下的圆周的函数(例如，在电感器下方的高基板电阻率)，环形导体用于实施电感器，以使得电感和电阻之间的比率最大化。尽管可以使用其他电感器，导体的环形形状导致了对于电感器302的最大的面积与周长(面积：周长)的比率，并且因此使得电感器的Q最大化。
平面导电环可以形成在导电层中，该导电层具有低电阻并且可以为在集成电路制造工艺中的最顶层的金属层。在导体302的至少一个实施方式中，导电层为形成在半导体基板之上的超厚层。通常，超厚层可以包括形成在任何钝化层之下的集成电路基板上和在任何集成电路接合垫之下的集成电路基板上的介电层和导电层。然而，在不存在钝化层或者接合垫的情况下，超厚层可以形成在集成电路模具上。超厚成层通常具有的厚度基本上大于在集成电路堆叠的下层中的通常介电层和导电层的厚度。例如，集成电路的通常的导电层小于1μm厚。然而，电感器可以形成在至少为3μm厚的示例性超厚导电层中和对应的介电层可以为至少0.65μm厚。超厚介电层可以包括氮化硅、氮氧化物、氧化硅或者其他合适的材料。超厚导电层可以包括铝、铜、多晶硅或者其他合适的导电材料。
在集成电路的至少一个实施方式中，超厚导电层与传统的集成电路层(例如，通常的导电层)通过一个或多个过渡层分开，过渡层提高了可制造性。过渡导电层的厚度小于所述超厚导电层的厚度，但大于传统导电层的厚度。过渡层可以包括厚导电层和厚介质层，并且可以由任何合适的材料(例如，氮化硅、氮氧化物、氧化硅、铝、铜、多晶硅)形成。典型的制造技术使用少量超厚导电层，并将这些层限制在顶部金属化层。典型的超厚导电层由具有比形成下导电层的导电材料(例如，由铝形成的1μm厚的过渡层)低的薄层电阻的导电材料(例如，3μm厚的铜)形成。注意，本文中描述的电感器302的实施方式仅仅是示例性的，并且与本文所描述的技术一致的电感器结构进一步描述在2011年9月30日提交的、发明人为Adam B.Eldredge和Susumu Hara的、名称为“Mutual Inductance Circuits”的、美国专利申请No.13/250,455中，现在为美国专利No.8,648,664，该申请通过引用而并入本文中。
通常，响应于电感器，在导电壳体304中产生的电流可以进一步减小，并且对包括电感器的LC振荡器的Q的相应的改进可以通过以下来实现：通过在导电壳体304(例如，法拉利笼的顶板)中包括一个或多个孔(例如，孔306)。孔306基本上平行于通过电感器302的电流。通常，孔306比电感器大一定量，该量可以基于感应机器的环的数目、内环半径、外环半径、孔的两个相对的线性表面之间的有效直径，和/或其他合适的参数，以确保合理较低的涡流损失，电感器进入到与遮蔽件同一平面内。
通常，电感器的Q随着孔尺寸的增大而增大。随着孔尺寸从电感器的外径增大，电感器Q增大。然而，孔尺寸的增加可以暴露周围的片上(on-die)电路，从而导致周围的片上电路与电感器之间的基本耦合。为了减少这种耦合，片上电路应当保持在导电壳体304的下面并且在孔外部。因此，孔尺寸的增加会导致片上面积的相应增加。孔尺寸的增大超过一定尺寸会对Q的改进带来收益递减，因此，在Q的改进和片上面积(并且因此成本)的增加之间存在折衷。在具有宽松性能要求的低成本应用中，可能需要具有较小直径的孔。在模具成本增加可接受的高性能应用中，可能需要具有更大直径的孔。
尽管图4示出了在示例性工艺(例如，允许从线性平面形成具有45、90和135度的尺寸的金属的工艺)中具有八个线性侧面的孔306a，但是可以使用具有任何合适数目的侧边(例如，如图5所示的四个侧边)或圆形孔(即，无侧边)。另外，电磁屏蔽结构可以包括多个孔，各个孔位于电磁屏蔽结构的任何合适的板中。
根据Q中的改进需要，可以在导电壳体的顶板、底板或侧壁中形成孔。导电壳体304可以形成为任何其他传统金属层、超厚金属层、再分布金属层、其他合适的材料或其任意组合。参照图5，在至少一个实施例中，如放大部分400所示，导电壳体304由两个相邻的最上面的导电层(例如，金属-7和金属-8)形成。然而，最上面的导电层可以更厚，并且在最上面的导电层中形成的结构可以具有分别比倒数第二个导电层中形成的倒数第二个导电层和结构更宽的线宽。
在至少一个实施例中，电感器302可以与平面导电结构408直接或电容耦合(例如，使用耦合到中心抽头407的层间互连)。平面导电结构408从接近电感器302的中心抽头407的点、沿着电感器302的节点轴线延伸到接近电感器302的端子(例如，端子之间或以其它方式等距)的点。因此，平面导电结构408可以至少部分地平分电感器302。平面导电结构408相对于电感器302的对称性减小了外部电压干扰对电感器302的电感的影响，由此减少了由于包含平面导电结构408而导致的电感器的任何质量因素劣化，并且可以减小对导电壳体304中的孔306的影响。减少外部电压干扰对电感器的影响的那些技术在2015年12月16日提交的、发明人为Aaron J.Caffee的、名称为“Common-mode Impedance Network for ReducingSensitivity in Oscillators”的、美国专利申请No.14/970,865中进行了进一步的描述，该申请通过引用而并入本文中。
参考图4，电感器302相对于导电壳体304的左边缘和右边缘居中，但更靠近导电壳体304的顶部边缘，导电壳体304可以是集成电路模具的边缘。没有任何端子与轴312重合，其对应于磁通量密度场为零的位置。电感器周围的端子的常规间隔导致没有任何端子与轴线310重合。轴线310对应于当周期性驱动时包含在电感器302内的对称的随时间改变的电流密度场产生对称的随时间改变的磁矢量电势场的路径沿轴线可以忽略不计或者没有分量。因此，相对于电感器302的中心350测得沿着轴线发生的可忽略的感应的电压幅度或测得没有感应的电压幅度。由于端子在偏离轴线301的区域中间隔开，所以在该空间内存在剩余磁矢量电势场，导致在端子和轴线310之间的感应电压幅度。那些感应的电压幅度可以根据端子的阻抗引起电流流过端子(例如，I1，I2，I3，...，I8)。参照图6，例如，当电感器被周期性地差动驱动时，端子将具有非零的感应电压幅度，该非零的感应电压幅度引起交流电流流过端子。由周围电路通过端子驱动的交流电流可以在包括电感器的电路内感应出电流。包括电感器的LC振荡器(或其他电路)与周围端子之间的耦合可能导致不期望的效应，例如由于端子耦合和相关联的端子阻抗的不希望的加载或端子处的由LC振荡器引起的信号完整性问题导致的LC振荡器的频率拉升。
参照图7，沿着双回路电感器的宽边、沿着居中围绕轴线312的端子的放置减少或消除了围绕轴线312形成的局部环的、随时间改变的磁通量密度场，但增加或最大化了在端子处看到的所感应的电压幅度，因为它是反节点轴，并且因此是在距离电感器302的中心350给定距离处、在电感器302的中心350处相对于电压水平而测量到的实质或最大感应电压幅度的位置。如本文所提及的，如果沿轴的感应电压幅度不是随时间变化的，则感应电压幅度被认为是相对于其平面中的轴的节点。如本文所提及的，如果在沿轴的特定距离处的感应电压幅度表示在距离电感器302的中心350的特定径向距离处的实质或最大电压幅度，则感应电压幅度被认为是反节点的。端子接近轴312或轴310的放置折衷磁通量密度场消除的位置和感应电压幅度衰减或消除的位置。
并非将端子居中定位在对应于其中磁通量密度场为O的地方的轴线或者围绕该轴线定位，而是端子可以定位在与电感器相关联的磁节点处，即，集中在或围绕其中由电感器感应的电压幅度为零的轴，如图8所示。对称性消除了通过形成在电感器相对侧上的端子之间的端子导体环或接合线环的感应磁通密度场，从而，相对于包括在远离磁节点的位置处的端子的电感器***，减少或消除了在那些全局中感应出的寄生电流。端子尽可能靠近磁节点定位，从而在磁节点周围形成一簇端子，同时减小或最小化在电感器的相同侧上的相邻端子之间形成的局部环中经历的磁通量密度。在衬垫受限的集成电路中，对感应电压幅度(例如射频信号或电源信号)更敏感的端子可以位于磁节点上或其附近，而其他不太敏感的端子可以位于更远的位置。
另外的技术可以减少可能由电感器与环境中的元件的相互作用引起的局部电流环。例如，通过增加电感回路计数可以减小局部电流环的影响。越来越多的环与增加数目的磁节点相关联。例如，如图9所示，通过增加来自两个导电环的导电环的数目(如图8所示，增加到四个导电环)，节点轴数目加倍(例如，节点轴1002和1004)和集成电路部分***的磁节点数目也加倍。端子簇1006、1008、1010和1012包括端子，端子可以集中在节点轴1002和1004上或附近。另外，增加数目的环减少了电感器的磁通量密度场与导电板和集成电路电网的互动。尽管在与电感器相关联的磁节点上的集成电路部分的***处可以仅放置两个端子，并且在与图8的电感器相关联的磁节点附近的集成电路部分的***处可以仅放置四个端子，但是图9的实施例可具有多达四个端子放置在与电感器相关联的磁节点上的集成电路部分的***处，并且多达八个端子可以放置在与电感器相关联的磁节点附近，即使附加端子可以集中在集成电路部分***的磁节点周围。在一些实施例中，端子不需要位于集成电路的***，并且额外的端子可以位于与电感器相关联的磁节点对应的轴上或与轴相邻。另外，在电感器附近的导电迹线中路由的信号可以平行于第一轴线路由，以减少或消除在那些导电迹线中的感应电流。
参照图10，沿着磁节点对AC接地进行路由导致与接地平面的连接具有可忽略的感应电压幅度。另外，通过沿着AC接地平面路由信号，返回电流路径可以具有最小的环面积，并且因此明显更少的不想要的感应电磁信号。如上所述，那些技术与磁节点处或附近的定位端子的组合进一步限制了通过端子导体在芯片外引起的电流量。注意，在图10的实施例中，沿着这些轴线路由的两个节点轴线(例如，节点轴线1002和节点轴线1004)不产生感应电压幅度，并且具有到每个端子的直接路径的接地平面导致每个衬垫位于磁通量密度场内的一个点，在该点处，仅仅可忽略的差分电压将不会存在于任何两个衬垫之间。因此，在电感器和端子之间存在减小的耦合，较小的感应电流或无感应电流会通过端子逸出，从而降低电感器对经由键合线、电路板路线等形成的外部环的灵敏度。因此，已经公开了从周围环境减少LC-VCO产生杂散和/或频率牵引的技术。这些技术改进了设计的磁隔离，这可以提高***性能，例如，寄生信号性能(spur performance)、频率稳定性等。
参照图11，在包括电感器的集成电路的至少一个实施例中，导电壳体304包括附加孔1110，其将导电壳体304分隔成通过在节点轴1002和1004上或附近的金属化连接的内部部分1130和外部部分1132(其在此可以被称为电感器的导电AC接地的端子位置)。在一些实施例中，每个孔被设置为与电感器302的中心350距离相同的距离。因此，内部部分1130和外部部分1132通过在具有可忽略或零感应电压幅度的位置处的端子1120、1122、1124和1126连接，因此增加了电感器302与周围***之间的隔离。虽然孔1110可以具有其他形状并且可以被包括在不同的数目中以在具有可忽略的或者零感应电压幅度的不同的电感器***的位置处形成适当数目的端子。
尽管在描述本发明的实施例时通常假定电路和物理结构，但是可以认识到，在现代半导体设计和制造中，所述物理结构和电路可以体现为计算机可读描述形式以适用于后续设计、模拟、测试或制造阶段。在示例性配置中呈现为分立组件的结构和功能可以实现为组合结构或组件。预期本发明的各种实施例包括全部如本文所述的电路、***和方法的其上具有编码(例如，VHSIC硬件描述语言(VHDL)、Verilog、GDSII数据、电子设计交换格式(EDIF)和/或Gerber文件)的电路、电路***、相关方法和有形计算机可读介质。另外，计算机可读介质可以存储指令以及可以用来实现本发明的数据。指令/数据可以涉及硬件、软件、固件或其组合。
因此，已经描述了用于形成包括电感器的集成电路***的技术的各种实施例。这里阐述的本发明的描述是说明性的，并不意图限制如在以下权利要求中阐述的本发明的范围。例如，尽管在其中电感器包括并联耦合的特定数目的环的实施例中描述了本发明，但本领域技术人员将认识到，本文的教导可以与其他数目的环和多环电感器(包括循环耦合的环)一起使用。另外，尽管参考振荡器的振荡回路来描述电感器，但是本领域技术人员可以理解，本文的教导可以与在其他应用(例如，滤波器或功率放大应用)中使用的电感器一起使用。在不脱离如所附权利要求中所阐述的本发明的范围和精神的情况下，可以基于在此阐述的描述进行在此公开的实施例的变化和变型。

Claims (18)

1.一种集成电路，包括：
电感器，具有通过所述电感器的中心的第一轴和通过所述电感器的中心的第二轴，所述第一轴为所述电感器的一个或多个节点轴中的第一节点轴，所述第一轴包括第一磁节点的第一位置，所述第一磁节点具有在距离所述电感器的中心一定距离的第一可忽略的感应电压幅度；以及所述第二轴为第一反节点轴，所述第二轴包括第一可忽略的磁通量密度场的第二位置和在距离所述电感器的中心一定距离的第一感应电压幅度，所述第一感应电压幅度大于所述第一可忽略的感应电压幅度；以及
围绕所述第一轴聚集并且远离所述第二轴的第一簇集成电路端子，
其中，所述集成电路的所有集成电路端子围绕所述电感器的所述一个或多个节点轴聚集。
2.如权利要求1所述的集成电路，其中，所述第一可忽略的感应电压幅度为距离所述电感器的中心的一定距离的最小感应电压幅度，而所述第一感应电压幅度为距离所述电感器的中心的一定距离的最大感应电压幅度。
3.如权利要求1所述的集成电路，还包括：
导电结构，其具有孔，所述孔至少与所述电感器一样大，所述孔位于所述电感器的突起表面的中心，所述导电结构配置成AC接地平面。
4.如权利要求1所述的集成电路，还包括：
围绕所述第一轴聚集并且远离所述第二轴的第二簇集成电路端子，所述第一簇集成电路端子和所述第二簇集成电路端子设置在所述电感器的相对端部并且与所述第二轴等距。
5.如权利要求3所述的集成电路，其中，所述孔基本上平行于所述电感器中的电流平面。
6.如权利要求3所述的集成电路，其中，所述导电结构包括：
耦合到不同电压电势的交替的导线，所述交替的导线形成电磁屏蔽结构。
7.如权利要求1所述的集成电路，其中，所述电感器包括至少四个导电环，以及所述电感器具有通过所述电感器的中心的第三轴和通过所述电感器的中心的第四轴，所述第三轴为所述电感器的所述一个或多个节点轴中的第二节点轴，所述第三轴包括第二磁节点的第三位置，所述第二磁节点具有在距离所述电感器的中心一定距离的第二可忽略的感应电压幅度，以及所述第四轴为第二反节点轴，所述第四轴包括第二可忽略的磁通量密度场的第四位置和在距离所述电感器的中心一定距离的第二感应电压幅度，所述第二感应电压幅度大于所述第二可忽略的感应电压幅度，以及所述集成电路还包括围绕所述第三轴聚集并且远离所述第二轴和所述第四轴的第二簇集成电路端子。
8.如权利要求7所述的集成电路，其中，所述第一簇集成电路端子设置在集成电路部分的第一拐角，而所述第二簇集成电路端子设置在所述集成电路部分的与所述第一拐角相对的第二拐角处，所述第一簇集成电路端子包括一个或多个被配置成容纳高电压水平的电源端子，而所述第二簇集成电路端子包括一个或多个被配置成容纳低电压水平的电源端子。
9.如权利要求1、2、3、4、7或8所述的集成电路，其中，所述所有集成电路端子为集成电路接合垫并且所述电感器位于集成电路模具上的中央位置。
10.如权利要求1、2、3、4、7或8所述的集成电路，还包括：
平行于所述第一轴路由的导电迹线。
11.如权利要求1、2、3、4、7或8所述的集成电路，其中，所述第一簇集成电路端子包括至少一个与射频信号相关的端子。
12.一种制造集成电路的方法，包括：
形成电感器，所述电感器具有通过所述电感器的中心的第一轴和通过所述电感器的中心的第二轴，所述第一轴为所述电感器的一个或多个节点轴中的第一节点轴，所述第一轴包括第一磁节点的第一位置，所述第一磁节点具有在距离所述电感器的中心一定距离的第一可忽略的感应电压幅度；以及所述第二轴为第一反节点轴，所述第二轴包括第一可忽略的磁通量密度场的第二位置和在距离所述电感器的中心一定距离的第一感应电压幅度，所述第一感应电压幅度大于所述第一可忽略的感应电压幅度；以及
形成围绕所述第一轴聚集并且远离所述第二轴的第一簇集成电路端子，
其中，所述集成电路的所有集成电路端子围绕所述电感器的所述一个或多个节点轴聚集。
13.如权利要求12所述的制造集成电路的方法，其中，所述第一可忽略的感应电压幅度为距离所述电感器的中心的一定距离的最小感应电压幅度，而所述第一感应电压幅度为距离所述电感器的中心的一定距离的最大感应电压幅度。
14.如权利要求12所述的制造集成电路的方法，还包括：
形成导电结构，所述导电结构具有孔，所述孔至少与所述电感器一样大，所述孔围绕所述电感器的突起表面的中心，所述导电结构配置成AC接地平面。
15.如权利要求12所述的制造集成电路的方法，还包括：
形成围绕所述第一轴聚集并且远离所述第二轴的第二簇集成电路端子，所述第一簇集成电路端子和所述第二簇集成电路端子设置在所述电感器的相对端部并且与所述第二轴等距。
16.如权利要求12、13、14或15所述的制造集成电路的方法，其中，所述电感器包括至少四个导电环，以及所述电感器具有通过所述电感器的中心的第三轴和通过所述电感器的中心的第四轴，所述第三轴为所述电感器的所述一个或多个节点轴中的第二节点轴，所述第三轴包括第二磁节点的第三位置，所述第二磁节点具有在距离所述电感器的中心一定距离的第二可忽略的感应电压幅度；以及所述第四轴为第二反节点轴，所述第四轴包括第二可忽略的磁通量密度场的第四位置和在距离所述电感器的中心一定距离的第二感应电压幅度，所述第二感应电压幅度大于所述第二可忽略的感应电压幅度，以及所述集成电路还包括围绕所述第三轴聚集并且远离所述第二轴和所述第四轴的第二簇集成电路端子。
17.如权利要求15所述的制造集成电路的方法，其中，所述第一簇集成电路端子形成在集成电路部分的第一拐角，而所述第二簇集成电路端子形成在所述集成电路部分的与所述第一拐角相对的第二拐角处，所述第一簇集成电路端子包括一个或多个被配置成容纳高电压水平的电源端子，而所述第二簇集成电路端子包括一个或多个被配置成容纳低电压水平的电源端子。
18.如权利要求12、13、14或15所述的制造集成电路的方法，还包括形成平行于第一轴路由的导电迹线。
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