CN108255679A - 一种服务器时序控制器件运行状态的判定***及方法 - Google Patents

一种服务器时序控制器件运行状态的判定***及方法 Download PDF

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Abstract

本发明涉及服务器技术领域，提供一种服务器时序控制器件运行状态的判定***及方法，***包括有源晶振、CPLD芯片和主板***指示电路；主板***指示电路包括第一LED灯；有源晶振用于提供时钟信号；CPLD芯片用于时钟信号，并通过计数器对时钟信号进行分频处理，并将处理后的信号通过CPLD芯片的输出引脚传递到第一LED灯；当计数器前一逻辑位的逻辑为1时，则第一LED灯被点亮，当后一逻辑位的逻辑为1时，则第一LED灯停止闪烁；在LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片正常工作，在LED灯停止闪烁时，表明CPLD芯片出现故障，从而实现对CPLD运行状态的判断，提高故障诊断的时效性。

Description

一种服务器时序控制器件运行状态的判定***及方法
技术领域
本发明属于服务器技术领域，尤其涉及一种服务器时序控制器件运行状态的判定***及方法。
背景技术
随着大数据、云计算、人工智能时代的到来，互联网业务量出现猛烈增长，计算量及计算频率随之增大；在服务器***中，业务计算量的增加，使得服务器的运载压力变大，服务器的整体功耗增大，散热量随之增加；主板上所有器件的寿命都和所处的环境温度有强相关性，器件长时间处于高温环境，寿命会加速下降，当达到一定程度时就会出现故障，性能会降低，甚至服务器不能使用。主板上很多硬件信号是和时序相关的，这些时序信号会统一进入时序控制器件，在服务器运行过程中，硬件信号异常或者时序控制器件本身异常均会导致服务器出现异常关机，异常关机所引发的后果则是客户的业务中断，数据丢失，造成的损失不可预估。
服务器***中，通常使用时序控制器件复杂可编程逻辑器件(ComplexProgrammable Logic Device，CPLD)来控制主板的开机上电时序和关机下电时序。主板上重要的时序信号都会进入CPLD，在CPLD内部经过处理之后再输出到主板上的其他逻辑器件，来推动其他信号状态的改变；各个信号之间都是相关联的，因此当主板上一个信号发生异常时就会引发一系列的信号连锁反应，最终导致服务器发生关机等异常现象。同样，当CPLD本身发生异常时，CPLD内部的逻辑就会发生混乱，时序信号也发生混乱，最终导致服务器关机。由于信号异常导致服务器关机时，我们可以通过增加硬件信号监控来判断故障位置；但是当CPLD本身发生异常时，就比较难以判断，这对于硬件故障的快速定位带来了很大阻碍，严重的影响了故障的处理效率。
发明内容
本发明的目的在于提供一种服务器时序控制器件运行状态的判定***，旨在解决现有技术中CPLD本身发生异常，对硬件故障的快速定位带来了很大阻碍，严重的影响了故障的处理效率的问题。
本发明是这样实现的，一种服务器时序控制器件运行状态的判定***，所述***包括有源晶振、CPLD芯片和主板***指示电路；
所述CPLD芯片设有输入引脚、计数器和输出引脚，所述输入引脚与所述有源晶振连接，所述计数器分别与所述输入引脚、输出引脚连接；
所述主板***指示电路包括与所述CPLD芯片的输出引脚相连接的第一LED灯；
所述有源晶振用于为所述CPLD芯片提供固定频率的时钟信号；
所述CPLD芯片用于通过所述输入引脚获取所述有源晶振的时钟信号，并通过所述计数器对所述时钟信号进行分频处理，并将处理后的信号通过所述CPLD芯片的输出引脚传递到所述第一LED灯；
所述计数器的其中两位作为控制所述第一LED灯点亮与停止闪烁的控制逻辑位，当前一位的逻辑为1时，则所述第一LED灯被点亮，当后一位的逻辑为1时，则所述第一LED灯停止闪烁；
其中，在第一LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片正常工作，在第一LED灯停止闪烁时，表明所述CPLD芯片出现故障。
作为一种改进的方案，所述有源晶振的时钟信号的频率为25MHz。
作为一种改进的方案，所述主板***指示电路还包括与所述第一LED灯连接的第一NMOS管，所述第一NMOS管的Gate输入端与所述CPLD芯片的输出引脚连接，所述第一NMOS管的Drain极连接至所述第一LED灯的一端，所述第一LED灯的另一端连接至P3V3_AUX电压端。
作为一种改进的方案，所述第一LED灯与所述P3V3_AUX电压端之间设有第一电阻R1。
作为一种改进的方案，所述CPLD芯片的输出引脚包括第一路输出引脚、第二路输出引脚和第三输出引脚；
对应的，与所述第一路输出引脚连接的器件依次是所述第一NMOS管、所述第一LED灯和所述第一电阻R1；
与所述第二路输出引脚连接的器件是第二NMOS管，所述第二NMOS管的Drain极连接至第二LED灯的一端，所述第二LED灯的另一端连接第二电阻R2，所述第二电阻R2连接所述P3V3_AUX电压端；
与所述第三路输出引脚连接的器件是第三NMOS管，所述第三NMOS管的Drain极连接至第三LED灯的一端，所述第三LED灯的另一端连接第三电阻R3，所述第三电阻R3连接所述P3V3_AUX电压端。
作为一种改进的方案，所述计数器对所述时钟信号进行分频处理的依据是所述CPLD芯片内部的标准时钟信号。
作为一种改进的方案，所述计数器包含25位，所述计数器的两个逻辑位为第24位与第25位。
本发明的另一目的在于提供一种服务器时序控制器件运行状态的判定方法，所述方法包括下述步骤：
选取CPLD芯片内部的标准时钟信号作为分频处理的基础时钟信号，并将计数器的第24位赋值给输出信号，当所述计数器的第25位变化为逻辑1时，将计数器清零；
对所述计数器的第24位进行状态监测，当第24位为逻辑1时，控制将所述输出信号赋值为高电平，控制NMOS管驱动点亮对应的LED灯，在LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片正常工作；当计数器继续计数至第25位为逻辑1时，计数器被清零，第24位变为逻辑0，控制NMOS驱动熄灭对应的LED灯，在LED灯停止闪烁时，表明所述CPLD芯片出现故障。
作为一种改进的方案，所述方法还包括下述步骤：
在CPLD芯片内，预先定义个25位的计数器，并将所述计数器的其中两位作为控制LED灯点亮与停止闪烁的控制逻辑位。
在本发明实施例中，服务器时序控制器件运行状态的判定***包括有源晶振、CPLD芯片和主板***指示电路；主板***指示电路包括第一LED灯；有源晶振用于为CPLD芯片提供固定频率的时钟信号；CPLD芯片用于通过输入引脚获取有源晶振的时钟信号，并通过计数器对时钟信号进行分频处理，并将处理后的信号通过CPLD芯片的输出引脚传递到第一LED灯；计数器的其中两位作为控制第一LED灯点亮与停止闪烁的控制逻辑位，当前一位的逻辑为1时，则所述第一LED灯被点亮，当后一位的逻辑为1时，则所述第一LED灯停止闪烁；其中，在第一LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片正常工作，在第一LED灯停止闪烁时，表明所述CPLD芯片出现故障，从而实现对CPLD运行状态的判断，提高故障诊断的时效性。
附图说明
图1是本发明提供的服务器时序控制器件运行状态的判定***的结构框图；
其中，1-有源晶振，2-CPLD芯片，3-主板***指示电路，4-输入引脚，5-计数器，6-输出引脚，7-第一LED灯，8-第一NMOS管，9-第二NMOS管，10-第二LED灯，11-第三NMOS管，12-第三LED灯。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1示出了本发明提供的服务器时序控制器件运行状态的判定***的结构框图，为了便于说明，图中仅给出了与本发明实施例相关的部分。
服务器时序控制器件运行状态的判定***包括有源晶振1、CPLD芯片2和主板***指示电路3；
该有源晶振1的时钟信号的频率为25MHz；
CPLD芯片2设有输入引脚4、计数器5和输出引脚6，所述输入引脚4与所述有源晶振1连接，所述计数器5分别与所述输入引脚4、输出引脚连接；
主板***指示电路3包括与所述CPLD芯片2的输出引脚相连接的第一LED灯7；
有源晶振1用于为所述CPLD芯片2提供固定频率的时钟信号；
CPLD芯片2用于通过所述输入引脚4获取所述有源晶振1的时钟信号，并通过所述计数器5对所述时钟信号进行分频处理，并将处理后的信号通过所述CPLD芯片2的输出引脚传递到所述第一LED灯7，其中，该计数器5对所述时钟信号进行分频处理的依据是所述CPLD芯片2内部的标准时钟信号；
计数器5的其中两位作为控制所述第一LED灯7点亮与停止闪烁的控制逻辑位，当前一位的逻辑为1时，则所述第一LED灯7被点亮，当后一位的逻辑为1时，则所述第一LED灯7熄灭；
其中，在第一LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片2正常工作，在第一LED灯停止闪烁时，表明所述CPLD芯片2出现故障。
在该实施例中，通过对第一LED灯7的状态的判断，实现对CPLD芯片2的状态判断，从而实现对服务器故障的准确定位，提升故障诊断的时效性，也提高客户的满意度和产品的竞争力。
在该实施例中，主板***指示电路3还包括与所述第一LED灯7连接的第一NMOS管8，所述第一NMOS管8的Gate输入端与所述CPLD芯片2的输出引脚连接，所述第一NMOS管8的Drain极连接至所述第一LED灯7的一端，所述第一LED灯7的另一端连接至P3V3_AUX电压端；
其中，第一LED灯7与所述P3V3_AUX电压端之间设有第一电阻R1，该第一电阻R1的阻值为330欧姆。
在本发明实施例中，上述给出的一路LED灯的情形，当然也可以采用下述方案，结合图1所示：
CPLD芯片2的输出引脚包括第一路输出引脚、第二路输出引脚和第三输出引脚；
对应的，与所述第一路输出引脚连接的器件依次是所述第一NMOS管8、所述第一LED灯7和所述第一电阻R1；
与所述第二路输出引脚连接的器件是第二NMOS管9，所述第二NMOS管9的Drain极连接至第二LED灯10的一端，所述第二LED灯10的另一端连接第二电阻R2，所述第二电阻R2连接所述P3V3_AUX电压端；
与所述第三路输出引脚连接的器件依次是第三NMOS管11，所述第三NMOS管11的Drain极连接至第三LED灯12的一端，所述第三LED灯12的另一端连接第三电阻R3，所述第三电阻R3连接所述P3V3_AUX电压端。
在该实施例中，通过上述第一LED灯7、第二LED灯10和第三LED灯12的闪烁状态，来判断CPLD芯片2的运行状态，实现对服务器故障的定位诊断。
上述为服务器时序控制器件运行状态的判定***的硬件实现，具体为：
(1)选择一颗NMOS器件，并将CPLD的输出管脚连接至NMOS的Gate输入端，选择NMOS管用于隔离CPLD和外部电路，避免两个器件之间的干扰；
(2)NMOS管的Drain极连接至LED指示灯的一端，LED指示灯的另一端通过电阻R连接至P3V3_AUX电压；
(3)正常情况下，CPLD的输出为低电平，经过NMOS反向之后为高电平，LED指示灯会熄灭；当计数器5的第24位为“逻辑1”时，输出信号就会被赋值为高电平，经过NMOS反向之后变为低电平，这样LED就会被点亮。
在本发明实施例中，在CPLD芯片2内，预先定义个25位的计数器5，并将所述计数器5的其中两位作为控制LED灯点亮与停止闪烁的控制逻辑位；
具体的实现步骤为：选取CPLD芯片2内部的标准时钟信号作为分频处理的基础时钟信号，并将计数器5的第24位赋值给输出信号，当所述计数器5的第25位变化为逻辑1时，将计数器5清零；
对所述计数器5的第24位进行状态监测，当第24位为逻辑1时，控制将所述输出信号赋值为高电平，控制NMOS管驱动点亮对应的LED灯，在LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片2正常工作；当计数器5继续计数至第25位为逻辑1时，计数器5被清零，第24位变为逻辑0，控制NMOS驱动熄灭对应的LED灯，在LED灯停止闪烁时，表明所述CPLD芯片2出现故障。
其中，上述包含LED灯在内的主板***指示电路参考上述内容和图1所示，在此不再赘述。
在该实施例中，将外部有源晶振125MHz时钟信号连接至CPLD输入管脚；在CPLD内部通过硬件描述语言进行处理对时钟信号进行分频；处理完成的信号通过CPLD的输出管脚传递到主板硬件线路；主板硬件线路根据CPLD输出的结果将驱动主板上的LED指示灯以固定频率闪烁，从而实现对CPLD芯片2的运行状态的监测，进一步为服务器故障诊断提供便利。
在本发明实施例中，服务器时序控制器件运行状态的判定***包括有源晶振1、CPLD芯片2和主板***指示电路3；主板***指示电路3包括第一LED灯7；有源晶振1用于为CPLD芯片2提供固定频率的时钟信号；CPLD芯片2用于通过输入引脚4获取有源晶振1的时钟信号，并通过计数器5对时钟信号进行分频处理，并将处理后的信号通过CPLD芯片2的输出引脚传递到第一LED灯7；计数器5的其中两位作为控制第一LED灯7点亮与停止闪烁的控制逻辑位，当前一位的逻辑为1时，则所述第一LED灯7被点亮，当后一位的逻辑为1时，则所述第一LED灯7停止闪烁；其中，在第一LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片2正常工作，在第一LED灯停止闪烁时，表明所述CPLD芯片2出现故障，从而实现对CPLD运行状态的判断，提高故障诊断的时效性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种服务器时序控制器件运行状态的判定***，其特征在于，所述***包括有源晶振、CPLD芯片和主板***指示电路；
所述CPLD芯片设有输入引脚、计数器和输出引脚，所述输入引脚与所述有源晶振连接，所述计数器分别与所述输入引脚、输出引脚连接；
所述主板***指示电路包括与所述CPLD芯片的输出引脚相连接的第一LED灯；
所述有源晶振用于为所述CPLD芯片提供固定频率的时钟信号；
所述CPLD芯片用于通过所述输入引脚获取所述有源晶振的时钟信号，并通过所述计数器对所述时钟信号进行分频处理，并将处理后的信号通过所述CPLD芯片的输出引脚传递到所述第一LED灯；
所述计数器的其中两位作为控制所述第一LED灯点亮与熄灭的控制逻辑位，当前一位的逻辑为1时，则所述第一LED灯被点亮，当后一位的逻辑为1时，则所述第一LED灯停止闪烁；
其中，在第一LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片正常工作，在第一LED灯停止闪烁时，表明所述CPLD芯片出现故障。
2.根据权利要求1所述的服务器时序控制器件运行状态的判定***，其特征在于，所述有源晶振的时钟信号的频率为25MHz。
3.根据权利要求2所述的服务器时序控制器件运行状态的判定***，其特征在于，所述主板***指示电路还包括与所述第一LED灯连接的第一NMOS管，所述第一NMOS管的Gate输入端与所述CPLD芯片的输出引脚连接，所述第一NMOS管的Drain极连接至所述第一LED灯的一端，所述第一LED灯的另一端连接至P3V3_AUX电压端。
4.根据权利要求3所述的服务器时序控制器件运行状态的判定***，其特征在于，所述第一LED灯与所述P3V3_AUX电压端之间设有第一电阻R1。
5.根据权利要求4所述的服务器时序控制器件运行状态的判定***，其特征在于，所述CPLD芯片的输出引脚包括第一路输出引脚、第二路输出引脚和第三输出引脚；
对应的，与所述第一路输出引脚连接的器件依次是所述第一NMOS管、所述第一LED灯和所述第一电阻R1；
与所述第二路输出引脚连接的器件是第二NMOS管，所述第二NMOS管的Drain极连接至第二LED灯的一端，所述第二LED灯的另一端连接第二电阻R2，所述第二电阻R2连接所述P3V3_AUX电压端；
与所述第三路输出引脚连接的器件是第三NMOS管，所述第三NMOS管的Drain极连接至第三LED灯的一端，所述第三LED灯的另一端连接第三电阻R3，所述第三电阻R3连接所述P3V3_AUX电压端。
6.根据权利要求1所述的服务器时序控制器件运行状态的判定***，其特征在于，所述计数器对所述时钟信号进行分频处理的依据是所述CPLD芯片内部的标准时钟信号。
7.根据权利要求1所述的服务器时序控制器件运行状态的判定***，其特征在于，所述计数器包含25位，所述计数器的两个逻辑位为第24位与第25位。
8.一种服务器时序控制器件运行状态的判定方法，其特征在于，所述方法包括下述步骤：
选取CPLD芯片内部的标准时钟信号作为分频处理的基础时钟信号，并将计数器的第24位赋值给输出信号，当所述计数器的第25位变化为逻辑1时，将计数器清零；
对所述计数器的第24位进行状态监测，当第24位为逻辑1时，控制将所述输出信号赋值为高电平，控制NMOS管驱动点亮对应的LED灯，在LED灯被点亮且以固定频率闪烁时，表明所述CPLD芯片正常工作；当计数器继续计数至第25位为逻辑1时，计数器被清零，第24位变为逻辑0，控制NMOS驱动熄灭对应的LED灯，在LED灯停止闪烁时，表明所述CPLD芯片出现故障。
9.根据权利要求8所述的服务器时序控制器件运行状态的判定方法，其特征在于，所述方法还包括下述步骤：
在CPLD芯片内，预先定义个25位的计数器，并将所述计数器的其中两位作为控制LED灯点亮与熄灭的控制逻辑位。
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