CN108242973B - 一种数据纠错方法及装置 - Google Patents

Abstract

本发明实施例提供了一种数据纠错方法及装置，应用于包含发送模块和接收模块的器件，方法包括：对于所述器件的发送模块，针对待传输的N位数据进行网状逻辑编码，获得编码数据；将所述编码数据发送给所述器件的接收模块；对于所述器件的接收模块，根据所述组合规则对接收到的编码数据进行拆分，得到所述N位数据的每一位数据与所述每组至少两位数据对应的校验位数据；根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据；当发生错误的数据包含所传输的N位数据中的至少一位数据时，对所述N位数据中的至少一位数据进行纠错。利用本发明实施例，提高了器件的可靠性。

Description

一种数据纠错方法及装置

技术领域

本发明涉及通信技术领域，特别是涉及一种数据纠错方法及装置。

背景技术

在整个航天和核电等领域的发展过程中，基于SRAM(Static Random AccessMemory，静态随机存取存储器)型FPGA(Field Programmable Gate Array，现场可编程门阵列)具有功能集成度高、资源丰富、设计灵活的优点，但也存在一定风险。比如在航天领域中，在外太空恶劣的辐射环境下其容易受到高位带电粒子的影响，会遭受到各种各样的太空复杂环境的辐射，造成单粒子翻转、多粒子翻转等现象的发生，从而导致FPGA器件发生通信数据的功能性错误，因此需要针对上述现象进行相应的通信数据加固。其中，单粒子翻转主要是指通信数据中的一位比特发生0/1翻转，多粒子翻转主要是指通信数据中的两位或多位比特发生0/1翻转，其中，航天领域中发生三比特及以上数据翻转错误的概率非常低。

目前，在航天或核电站的FPGA中，常用于数据加固的冗余技术为TMR(TripleModular Redundancy，三模冗余)、部分TMR、重复与比较(DWC，Duplication WithCompare)、降低冗余精度(RPR，reduced precision redundancy)等等。其中，TMR技术将输入的原始数据直接复制两份，将两份复制数据与原始数据组合，得到编码数据，在输出口通过一个多数表决器对编码数据中的三份数据进行选择，例如原始数据为000，编码数据为000000000，在传输过程中发生单比特翻转，编码数据变为000000100，在输出口通过多数表决器，会输出编码数据中的000，作为解码数据。但是，当在传输过程中发生多比特错误时，例如编码数据出错变为010010000，此时在输出口会输出错误的解码数据010。可见，TMR无法解决双比特及以上的数据翻转错误，其只能针对于FPGA上的单粒子翻转进行数据加固，而不能处理多粒子翻转错误的情况，导致FPGA器件的可靠性较低。

发明内容

本发明实施例的目的在于提供一种数据纠错方法及装置，以实现提高器件可靠性的目的。

为达到上述目的，本发明实施例提供了一种数据纠错方法，应用于包含发送模块和接收模块的器件，方法包括：

对于所述器件的发送模块，执行以下操作：

针对待传输的N位数据进行网状逻辑编码，获得编码数据；

其中，所述进行网状逻辑编码的步骤，包括：针对待传输的N位数据中的M位数据，对所述M位数据中的每组至少两位数据，分别进行逻辑运算，得到针对每组至少两位数据对应的校验位数据；按照预设组合规则，将所述N位数据与所述校验位数据进行组合，得到编码数据，其中，M小于等于N，N不小于4，所述逻辑运算为异或运算、同或运算、与运算、或运算、非运算、与非运算、或非运算、或者与或非运算；

将所述编码数据发送给所述器件的接收模块；

对于所述器件的接收模块，执行以下操作：

根据所述组合规则对接收到的编码数据进行拆分，得到所述N位数据的每一位数据与所述每组至少两位数据对应的校验位数据；

根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据；

当发生错误的数据包含所传输的N位数据中的至少一位数据时，对所述N位数据中的至少一位数据进行纠错。

较佳的，所述根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据，包括：

分别针对所述N位数据中的每组至少两位数据和与其对应的校验位数据，进行逻辑运算，得到运算结果；根据运算结果为指定值的逻辑运算个数K，以及运算结果为指定值的K个逻辑运算所包含的公共数据位的个数，确定所述编码数据中发生错误的数据，其中，所述公共数据位为所述K个逻辑运算中至少两个逻辑运算所包含的相同数据位，K小于等于所有运算结果对应的逻辑运算个数。

较佳的，所述对所述N位数据中的至少一位数据进行纠错，包括：

当确定的错误数据包含所述N位数据中的一位错误数据时，对所确定的一位数据取反。

较佳的，所述对所述N位数据中的至少一位数据进行纠错，包括：

当确定出的错误数据包含所述N位数据中的至少两位错误数据时，分别对所确定的所述N位数据中的至少两位数据取反。

较佳的，所述包含发送模块和接收模块的器件为：现场可编程逻辑门阵列器件或包含FIFO、DDR、DRAM或ram-based的器件。

为达到上述目的，本发明实施例提供了一种数据纠错装置，装置包括：

网状逻辑编码单元，用于所述器件的发送模块，针对待传输的N位数据进行网状逻辑编码，获得编码数据；其中，所述进行网状逻辑编码的过程包括：针对待传输的N位数据中的M位数据，对所述M位数据中的每组至少两位数据，分别进行逻辑运算，得到针对每组至少两位数据对应的校验位数据；按照预设组合规则，将所述N位数据与所述校验位数据进行组合，得到编码数据，其中，M小于等于N，N不小于4，所述逻辑运算为异或运算、同或运算、与运算、或运算、非运算、与非运算、或非运算、或者与或非运算；

发送单元，用于将所述编码数据发送给所述器件的接收模块；

拆分单元，用于所述器件的接收模块，根据所述组合规则对接收到的编码数据进行拆分，得到所述N位数据的每一位数据与所述每组至少两位数据对应的校验位数据；

运算单元，用于根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据；

纠错单元，用于当发生错误的数据包含所传输的N位数据中的至少一位数据时，对所述N位数据中的至少一位数据进行纠错。

较佳的，所述运算单元具体包括：

逻辑运算子单元，用于分别针对所述N位数据中的每组至少两位数据和与其对应的校验位数据，进行逻辑运算，得到运算结果；

错误位查找子单元，用于根据运算结果为指定值的逻辑运算个数K，以及运算结果为指定值的K个逻辑运算所包含的公共数据位的个数，确定所述编码数据中发生错误的数据，其中，所述公共数据位为所述K个逻辑运算中至少两个逻辑运算所包含的相同数据位，K小于等于所有运算结果对应的逻辑运算个数。

较佳的，所述纠错单元具体包括：

第一取反子单元，用于当确定的错误数据包含所述N位数据中的一位数据时，对所确定的一位数据取反。

较佳的，所述纠错单元还具体包括：

第二取反子单元，用于当确定出的错误数据包含所述N位数据中的至少两位数据时，分别对所确定的所述N位数据中的至少两位数据取反。

较佳的，所述装置为：现场可编程逻辑门阵列器件或包含FIFO、DDR、DRAM或ram-based的器件。

本发明实施例提供的一种数据纠错方法及装置，可以利用网状逻辑编码对待传输的N位数据进行编码得到编码数据，接收模块可以根据所传输的编码数据中的校验位数据和N位数据，利用逻辑运算对N位数据进行检错和纠错。不仅可以针对单粒子翻转，对于多粒子翻转也可以实现检错并纠错的目的，从而对器件内通信数据进行更好的加固，提高了器件的稳定性和可靠性。进一步地，本发明实施例还可以应用于包含FIFO、DDR、DRAM或ram-based的器件，进行器件内部的数据错误检测和错误纠正。当然，实施本发明的任一产品或方法必不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的数据纠错方法的一种流程示意图；

图2为本发明实施例提供的待传输的5位数据与校验位数据的关系示意图；

图3为本发明实施例提供的数据纠错装置的一种结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面首先对本发明实施例提供的一种数据纠错方法进行详细说明。

需要说明的是，本发明实施例优选适用于包含发送模块和接收模块的器件。具体的，在实际应用中，该器件可以为：现场可编程逻辑门阵列器件或包含FIFO(First InputFirst Output，先进先出)、DDR(Double Data Rate，双倍速率同步动态随机存储器)、DRAM(Dynamic Random Access Memory，动态随机存取存储器)或ram-based的器件，例如航天***或核电站的FPGA器件等等。

参见图1，图1为本发明实施例提供的数据纠错方法的一种流程示意图，可以包括如下步骤：

对于所述器件的发送模块，执行以下操作：

S101，针对待传输的N位数据进行网状逻辑编码，获得编码数据；

具体的，所述进行网状逻辑编码的步骤，包括：针对待传输的N位数据中的M位数据，对所述M位数据中的每组至少两位数据，分别进行逻辑运算，得到针对每组至少两位数据对应的校验位数据；按照预设组合规则，将所述N位数据与所述校验位数据进行组合，得到编码数据，其中，M小于等于N，N不小于4，所述逻辑运算为异或运算、同或运算、与运算、或运算、非运算、与非运算、或非运算、或者与或非运算；

示例性的，以下均以逻辑运算是异或运算为例，对本发明实施例提供的一种数据纠错方法进行详细说明。

示例性的，预设组合规则可以为：原始数据位在低位，校验位在高位。在N等于5、M等于5时，针对待传输的5位原始数据b₁、b₂、b₃、b₄、b₅，对原始数据中的每组2位数据，分别进行异或运算，异或运算过程可以如表1所示。

表1

由表1可以看出，经过异或运算，可以得到针对每组2位数据对应的校验位eq₁₂、eq₁₃、eq₁₄、eq₁₅、eq₂₃、eq₂₄、eq₂₅、eq₃₄、eq₃₅和eq₄₅，其中，该5位原始数据与得到的校验位之间的关系如图2所示；按照预设的原始数据位在低位、校验位在高位的组合规则，将5位原始数据与校验位进行组合，得到编码数据eq₁₂eq₁₃eq₁₄eq₁₅eq₂₃eq₂₄eq₂₅eq₃₄eq₃₅eq₄₅b₁b₂b₃b₄b₅(如000000000011111)。

示例性的，在实际应用中，在M小于5时，还可以针对5位原始数据的部分数据位(如4位数据位b₁、b₂、b₃、b₄)，进行网状逻辑编码，从而可以减少网状逻辑编码的设计复杂度。其中，在编码过程中，不仅可以两两数据位之间异或运算，还可以3位、4位或5位之间进行异或运算操作，如b₁、b₂、b₃间进行异或运算得到校验位

b₁、b₂、b₃、b₄间进行异或运算得到校验位

b₁、b₂、b₃、b₄、b₅间进行异或运算得到校验位

从而得到了更多的校验位数据。

S102，将所述编码数据发送给所述器件的接收模块；

对于将编码数据发送给接收模块而言，一种可能的情况是，进行真实的数据传输，另一种可能的情况是，模拟数据的传输环境，并真实地进行数据传输。

在航天***的数据传输中，一般选择FIFO、DDR、DRAM或其他存储设备来存储编码数据，进而将存储的编码数据发送给器件的接收模块。本实施例中，模拟数据的传输环境，并真实地进行数据传输，可以选择FIFO作为存储设备，其一端接发送模块的编码数据输出，一端接接收模块的数据输入。

对于所述器件的接收模块，执行以下操作：

S103，根据所述组合规则对接收到的编码数据进行拆分，得到所述N位数据的每一位数据与所述每组至少两位数据对应的校验位数据；

具体的，在实际应用中，在数据传输时两端的位宽可以假设是一样的(即位宽＝数据位宽度+校验位宽度)，接收模块根据和发送模块提前约好的位宽去解析就可以，例如针对5位原始数据位11111和10位校验位0000000000，按照前述的原始数据位在低位、校验位在高位的组合规则，对于组合得到编码数据000000000011111，可以运用位宽为15位的数据总线进行传输，接收模块只需把接收到的编码数据的低5位11111作为数据位、高10位0000000000作为校验位就行。其中，在编码数据的位数较多时，可以在发送模块和接收模块传输数据前约定好每次传输的数据位数，发送模块将编码数据按固定帧长度分批发送，接收模块在接收完毕时进行合并操作即可。例如编码数据的位数为50位，可以设定固定帧长度为10位，发送5次，接收模块在接到5次时就进行合并操作，再从合并后完整的编码数据获得数据位和对应的校验位数据。

S104，根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据；

具体的，可以分别针对所述N位数据中的每组至少两位数据和与其对应的校验位数据，进行逻辑运算，得到运算结果；根据运算结果为指定值的逻辑运算个数K，以及运算结果为指定值的K个逻辑运算所包含的公共数据位的个数，确定所述编码数据中发生错误的数据，其中，所述公共数据位为所述K个逻辑运算中至少两个逻辑运算所包含的相同数据位，K小于等于所有运算结果对应的逻辑运算个数。其中，逻辑运算也可以称之为检错校验式。在逻辑运算为异或运算时，指定值可以为1，表示此时由于数据错误，导致异或运算发生错误。

示例性的，可以根据本发明实施例的应用场景中实际发生错误的数据位数，来决定所需异或运算的个数。

仍参见图2所示实施例，结合表1的异或运算，针对5位原始数据的每组2位数据b₁b₂、b₁b₃、b₁b₄、b₁b₅、b₂b₃、b₂b₄、b₂b₅、b₃b₄、b₃b₅、b₄b₅与其对应的校验位eq₁₂、eq₁₃、eq₁₄、eq₁₅、eq₂₃、eq₂₄、eq₂₅、eq₃₄、eq₃₅、eq₄₅，进行异或运算，会得到如下运算结果：

针对图2所示实施例的错误检测依据便是没有错误发生时10个检错校验式的运算结果全部为0，也就是说，只有发生数据错误时才会导致运算结果为1。在航天***中，器件在发生数据错误时，发生的99.9999％的错误为1位数据错误或2位数据错误，这种情况可以只考虑1位或2位数据错误来进行网状逻辑编码，决定后续所需的检错校验式个数。

假设针对5位原始数据的每组2位数据b₁b₂、b₁b₃、b₁b₄、b₁b₅、b₂b₃、b₂b₄、b₂b₅、b₃b₄、b₃b₅、b₄b₅与其对应的校验位eq₁₂、eq₁₃、eq₁₄、eq₁₅、eq₂₃、eq₂₄、eq₂₅、eq₃₄、eq₃₅、eq₄₅，进行异或运算，得到运算结果如下：

根据上述错误检查依据，运算结果为1的6个异或运算代表6个出现错误的检错校验式，该6个检错校验式中包含公共数据位b₁3个、b₂3个、b₃2个、b₄2个、b₅2个，由于b₁、b₂出现的次数最多，因而确定发生错误的数据位为b₁、b₂。

上述实施例中未考虑3位或3位以上数据发生错误的情况，在需要考虑时可以增加检错校验式个数，来满足具体应用场景的检错和纠错需求。在实际应用中，在需要考虑3比特以及更多比特翻转的情况下，可以在进行网状逻辑编码时，在2位原始数据间进行异或运算的基础上，进行3位原始数据、4位原始数据或5位原始数据间的异或运算，得到更多的校验位，如对于上述5位原始数据，在得到每组2个数据的10个校验位后，继续在3位数据间进行异或运算得到eq₁₂₃、eq₁₂₄、eq₁₂₅、eq₁₃₄、eq₁₃₅、eq₁₄₅、eq₂₃₄、eq₂₃₅、eq₂₄₅、eq₃₄₅，在5位数据间进行异或运算得到eq₁₂₃₄₅，进而在确定发生翻转的错误数据过程中，可以得到的检错校验式个数为10+10+1＝21，利用这些检错校验式中运算结果为1的个数K，以及K个检错校验式包含的公共数据位的个数，来判定具体哪些原始数据位或校验位发生错误，其中，在运算结果为指定值1时，表示该个检错校验式发生错误，且此时K不大于21。

S105，对所述N位数据中的至少一位数据进行纠错。

具体的，当发生错误的数据包含所传输的N位数据中的至少一位数据时，对所述N位数据中的至少一位数据进行纠错。在实际应用中，当发生错误的数据为校验位数据时，由于校验位数据发生错误不会对所传输的原始N位数据产生影响，所以无需对校验位数据错误进行纠错。

具体的，当确定的错误数据包含所述N位数据中的一位错误数据时，对所确定的一位数据取反。

具体的，当确定出的错误数据包含所述N位数据中的至少两位错误数据时，分别对所确定的所述N位数据中的至少两位数据取反。

示例性的，对于如上所述的5位原始数据的每组2位数据b₁b₂、b₁b₃、b₁b₄、b₁b₅、b₂b₃、b₂b₄、b₂b₅、b₃b₄、b₃b₅、b₄b₅与其对应的校验位eq₁₂、eq₁₃、eq₁₄、eq₁₅、eq₂₃、eq₂₄、eq₂₅、eq₃₄、eq₃₅、eq₄₅，进行异或运算，得到运算结果，其中，

在a₁、a₂、a₃、a₄、a₅、a₆、a₇、a₈、a₉、a₁₀中，当其中1个运算结果为1时，便可定位到1位校验位数据错误，如仅a₁为1，说明eq₁₂发生错误，此时不需要纠错；当其中4个运算结果为1时，便可定位到1位原始数据错误，如a₁、a₂、a₃、a₄为1，其他为0，说明该4个错误检错校验式包含的同一数据位b₁发生错误，对b₁取反纠错；当其中2个运算结果为1时，便可定位到2位校验位数据错误，如a₁、a₂为1，其他为0，说明原始数据位没有发生错误，故而检验位eq₁₂、eq₁₃发生错误，此时不需要纠错；当其中3个运算结果为1时，便可定位到1位原始数据和与该原始数据相关的1位检验位数据发生错误，如a₁、a₂、a₃为1，其他为0，根据该3个错误检错校验式包含的同一数据位b₁，定位出b₁发生错误，又因为与b₁相关的检错校验式的运算结果a₄为0，定位出校验位eq₁₅发生错误，此时只需要对b₁取反纠错；当其中5个运算结果为1时，便可定位到1位原始数据和与该位原始数据不相关的1位检验位数据发生错误，如a₁、a₂、a₃、a₄、a₅为1，其他为0，根据其中4个错误检错校验式包含的同一数据位b₁，定位出b₁发生错误，又因为a₅发生错误而b₂或b₃不可能发生错误，说明eq₂₃发生错误，此时只需要对b₁取反纠错；当其中6个运算结果为1时，便可定位到2位原始数据发生错误，如a₂、a₃、a₄、a₅、a₆、a₇为1，其他为0，其中3个检错校验式包含公共数据位b₁3个、b₂3个、b₃2个、b₄2个、b₅2个，说明2位数据b₁、b₂发生错误，分别对b₁、b₂取反纠错即可。另外，在实际应用中，在根据实际需要，要求对3位及更多位数据进行检错和纠错时，可以如前面的步骤中所述，增加更多的检错校验式，具体以实现检测出多位数据错误并进行纠错为准。

图1所示方法可以应用于FPGA器件，也可以应用于包含FIFO、DDR、DRAM或ram-based的器件。

可见，利用网状逻辑编码对待传输的N位数据进行编码得到编码数据，接收模块可以根据所传输的编码数据中的校验位数据和N位数据，利用逻辑运算对N位数据进行检错和纠错。不仅可以针对单粒子翻转，对于多粒子翻转也可以实现检错并纠错的目的，从而对器件内通信数据进行更好的加固，提高了器件的稳定性和可靠性。进一步地，本发明实施例还可以应用于包含FIFO、DDR、DRAM或ram-based的器件，进行器件内部的数据错误检测和错误纠正。

参见图3，图3为本发明实施例提的数据纠错装置的一种结构示意图，与图1所示的流程相对应，该纠错装置可以包括：网状逻辑编码单元301、发送单元302、拆分单元303、运算单元304、纠错单元305。

网状逻辑编码单元301，用于所述器件的发送模块，针对待传输的N位数据进行网状逻辑编码，获得编码数据；其中，所述进行网状逻辑编码的过程包括：针对待传输的N位数据中的M位数据，对所述M位数据中的每组至少两位数据，分别进行逻辑运算，得到针对每组至少两位数据对应的校验位数据；按照预设组合规则，将所述N位数据与所述校验位数据进行组合，得到编码数据，其中，M小于等于N，N不小于4，所述逻辑运算为异或运算、同或运算、与运算、或运算、非运算、与非运算、或非运算、或者与或非运算；

发送单元302，用于将所述编码数据发送给所述器件的接收模块；

拆分单元303，用于所述器件的接收模块，根据所述组合规则对接收到的编码数据进行拆分，得到所述N位数据的每一位数据与所述每组至少两位数据对应的校验位数据；

运算单元304，用于根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据；

纠错单元305，用于当发生错误的数据包含所传输的N位数据中的至少一位数据时，对所述N位数据中的至少一位数据进行纠错。

具体的，所述运算单元具体可以包括：逻辑运算子单元、错误位查找子单元(图中未示出)；

逻辑运算子单元，用于分别针对所述N位数据中的每组至少两位数据和与其对应的校验位数据，进行逻辑运算，得到运算结果；

错误位查找子单元，用于根据运算结果为指定值的逻辑运算个数K，以及运算结果为指定值的K个逻辑运算所包含的公共数据位的个数，确定所述编码数据中发生错误的数据，其中，所述公共数据位为所述K个逻辑运算中至少两个逻辑运算所包含的相同数据位，K小于等于所有运算结果对应的逻辑运算个数。

具体的，所述纠错单元具体可以包括：

第一取反子单元，用于当确定的错误数据包含所述N位数据中的一位数据时，对所确定的一位数据取反。

具体的，所述纠错单元具体还可以包括：

第二取反子单元，用于当确定出的错误数据包含所述N位数据中的至少两位数据时，分别对所确定的所述N位数据中的至少两位数据取反。

具体的，所述装置可以为：现场可编程逻辑门阵列器件或包含FIFO、DDR、DRAM或ram-based的器件。

可见，利用网状逻辑编码对待传输的N位数据进行编码得到编码数据，接收模块可以根据所传输的编码数据中的校验位数据和N位数据，利用逻辑运算对N位数据进行检错和纠错。不仅可以针对单粒子翻转，对于多粒子翻转也可以实现检错并纠错的目的，从而对器件内通信数据进行更好的加固，提高了器件的稳定性和可靠性。进一步地，本发明实施例还可以应用于包含FIFO、DDR、DRAM或ram-based的器件，进行器件内部的数据错误检测和错误纠正。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于***实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (8)

1.一种数据纠错方法，应用于包含发送模块和接收模块的器件，其特征在于，所述方法包括：

对于所述器件的发送模块，执行以下操作：

针对待传输的N位数据进行网状逻辑编码，获得编码数据；

其中，所述进行网状逻辑编码的步骤，包括：针对待传输的N位数据中的M位数据，对所述M位数据中的每组至少两位数据，分别进行逻辑运算，得到针对每组至少两位数据对应的校验位数据；按照预设组合规则，将所述N位数据与所述校验位数据进行组合，得到编码数据，其中，M小于等于N，N不小于4，所述逻辑运算为异或运算、同或运算、与运算、或运算、非运算、与非运算、或非运算、或者与或非运算；所述预设组合规则为：原始数据位在低位，校验位在高位；

将所述编码数据发送给所述器件的接收模块；

对于所述器件的接收模块，执行以下操作：

根据所述组合规则对接收到的编码数据进行拆分，得到所述N位数据的每一位数据与所述每组至少两位数据对应的校验位数据；

根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据；

当发生错误的数据包含所传输的N位数据中的至少一位数据时，对所述N位数据中的至少一位数据进行纠错；

所述根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据，包括：

分别针对所述N位数据中的每组至少两位数据和与其对应的校验位数据，进行逻辑运算，得到运算结果；根据运算结果为指定值的逻辑运算个数K，以及运算结果为指定值的K个逻辑运算所包含的公共数据位的个数，确定所述编码数据中发生错误的数据，其中，所述公共数据位为所述K个逻辑运算中至少两个逻辑运算所包含的相同数据位，K小于等于所有运算结果对应的逻辑运算个数。

2.根据权利要求1所述的方法，其特征在于，所述对所述N位数据中的至少一位数据进行纠错，包括：

当确定的错误数据包含所述N位数据中的一位错误数据时，对所确定的一位数据取反。

3.根据权利要求1所述的方法，其特征在于，所述对所述N位数据中的至少一位数据进行纠错，包括：

当确定出的错误数据包含所述N位数据中的至少两位错误数据时，分别对所确定的所述N位数据中的至少两位数据取反。

4.根据权利要求1所述的方法，其特征在于，所述包含发送模块和接收模块的器件为：现场可编程逻辑门阵列器件或包含FIFO、DDR、DRAM或ram-based的器件。

5.一种数据纠错装置，其特征在于，应用于包含发送模块和接收模块的器件，所述装置包括：

网状逻辑编码单元，用于所述器件的发送模块，针对待传输的N位数据进行网状逻辑编码，获得编码数据；其中，所述进行网状逻辑编码的过程包括：针对待传输的N位数据中的M位数据，对所述M位数据中的每组至少两位数据，分别进行逻辑运算，得到针对每组至少两位数据对应的校验位数据；按照预设组合规则，将所述N位数据与所述校验位数据进行组合，得到编码数据，其中，M小于等于N，N不小于4，所述逻辑运算为异或运算、同或运算、与运算、或运算、非运算、与非运算、或非运算、或者与或非运算；所述预设组合规则为：原始数据位在低位，校验位在高位；

发送单元，用于将所述编码数据发送给所述器件的接收模块；

拆分单元，用于所述器件的接收模块，根据所述组合规则对接收到的编码数据进行拆分，得到所述N位数据的每一位数据与所述每组至少两位数据对应的校验位数据；

运算单元，用于根据所述N位数据和所述每组至少两位数据对应的校验位数据，利用逻辑运算，确定所述编码数据中发生错误的数据；

纠错单元，用于当发生错误的数据包含所传输的N位数据中的至少一位数据时，对所述N位数据中的至少一位数据进行纠错；

所述运算单元具体包括：

逻辑运算子单元，用于分别针对所述N位数据中的每组至少两位数据和与其对应的校验位数据，进行逻辑运算，得到运算结果；

错误位查找子单元，用于根据运算结果为指定值的逻辑运算个数K，以及运算结果为指定值的K个逻辑运算所包含的公共数据位的个数，确定所述编码数据中发生错误的数据，其中，所述公共数据位为所述K个逻辑运算中至少两个逻辑运算所包含的相同数据位，K小于等于所有运算结果对应的逻辑运算个数。

6.根据权利要求5所述的装置，其特征在于，所述纠错单元具体包括：

第一取反子单元，用于当确定的错误数据包含所述N位数据中的一位数据时，对所确定的一位数据取反。

7.根据权利要求6所述的装置，其特征在于，所述纠错单元还具体包括：

第二取反子单元，用于当确定出的错误数据包含所述N位数据中的至少两位数据时，分别对所确定的所述N位数据中的至少两位数据取反。

8.根据权利要求5所述的装置，其特征在于，所述装置为：现场可编程逻辑门阵列器件或包含FIFO、DDR、DRAM或ram-based的器件。

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