CN108233932B - 适用于高速流水线adc的比较器电路 - Google Patents

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Abstract

本发明提供一种适用于高速流水线ADC的比较器电路，包括开关电容电路、预放大电路和锁存电路，预放大电路包括预放大器、阻值可调器件、第一开关和第二开关，锁存电路包括差分静态锁存器、第一电容、第二电容和第三开关，开关电容电路的第一输出端连接预放大器的同相输入端，第二输出端连接预放大器的反相输入端，预放大器反相输出端通过第一开关连接差分静态锁存器正向输入端；预放大器同相输出端通过第二开关连接差分静态锁存器负向输入端，差分静态锁存器的正向输出端通过第一电容连接其正向输入端，负向输出端通过第二电容连接其负向输入端，第三开关设置在差分静态锁存器的正向输出端与负向输出端之间。本发明可以提高采样相和建立相传输速率。

Description

适用于高速流水线ADC的比较器电路
技术领域
本发明属于半导体集成电路领域，具体涉及一种适用于高速流水线ADC(Analog-to-Digital Converter，模数转换器)的比较器电路。
背景技术
在流水线模数转换器中开关电容形式的比较器是其关键单元之一，目前常见的比较器包括双电容架构和单电容架构的比较器，其中双电容构架的比较器如图1所示，图1中对应开关由图2中对应控制信号φ1或φ2来控制其通断，控制信号φ1为采样相时序，φ2为建立相时序。在采样相，当控制信号φ1为高电平时，由其控制的各个开关导通，输入信号VIP和VIN对应被采集到电容C1和C3上，基准信号VREF2和VREF1分别被采集到电容C2和C4上，当控制信号φ2到达上升沿，电容C1至C4需要首先完成电荷重分布，从而得到对应输入信号与基准信号的电压差，然后将该电压差传输给预放大器进行放大，再由锁存电路对放大后的电压差进行锁存，从而获得比较器的输出结果。而流水线ADC中的残差放大器在控制信号φ2为高电平且接收到输出结果后才会开始建立，即当控制信号φ2到达上升后，流水线MDAC中残差放大器需要等待接收到比较器的输出结果后才会开始建立，这就造成了该种比较器在建立相的传输延迟(包括电荷重分布延迟和预放大器传输延迟)较大，从而拖慢了流水线ADC的转换速率。
为了提高流水线ADC的转换速率，研发人员提出了单电容架构的比较器，如图3所示，图3中对应开关由图4中对应控制信号φ1或φ2来控制其通断，同样地，控制信号φ1为采样相时序，φ2为建立相时序。在采样相，由于电容C1和C2在上一阶段控制信号φ2的作用下对应存储有基准信号VREF1和VREF2，因此当控制信号φ1为高电平时，输入信号VIP和VIN对应传输到电容C1和C2上后，此时电容C1获得该输入信号VIP与基准信号VREF1的电压差，电容C2获得输入信号VIN与基准信号VREF2的电压差，并且这两个电压差被传输给预放大器进行放大，再将放大后的电压差传输至锁存器的输入端，当控制信号φ1到达下降沿时，锁存器将该放大后的电压差作为比较器的输出结果，传输给流水线ADC；当控制信号φ2到达上升沿，流水线ADC中残差放大器可以很快开始建立，与此同时基准信号VREF1和VREF2被再次对应采集到电容C1和C2。与双电容架构的比较器相比，单电容架构的比较器不存在电荷重分布延迟和预放大器传输延迟，因而可以提高比较器的传输速率。
虽然单电容架构的比较器的传输速率相对较高，可以提高流水线ADC的转换速率，但是单电容架构的比较器在采样相，输入信号到锁存器输入端(VIP与VLN，或VIN与VLP)之间的采样网络已经构成了一个二阶***，针对只包括开关电阻和采样电容的流水线MDAC采样网络，其属于一阶***，两者在配合使用时存在带宽失配的问题。
发明内容
本发明提供一种适用于高速流水线ADC的比较器电路，以解决目前单电容架构的电容器与流水线ADC配合使用时可能存在的带宽失配问题。
根据本发明实施例的第一方面，提供一种适用于高速流水线ADC的比较器电路，包括开关电容电路、预放大电路和锁存电路，其中所述预放大电路包括预放大器、阻值可调器件、第一开关和第二开关，所述锁存电路包括差分静态锁存器、第一电容、第二电容和第三开关，所述开关电容电路的第一输出端连接所述预放大器的同相输入端，第二输出端连接所述预放大器的反相输入端，所述预放大器的反相输出端连接所述第一开关的第一端，所述第一开关的第二端作为所述预放大电路的第一输出端，连接所述差分静态锁存器的正向输入端；所述预放大器的同相输出端连接所述第二开关的第一端，所述第二开关的第二端作为所述预放大电路的第二输出端，连接所述差分静态锁存器的负向输入端，所述差分静态锁存器的正向输出端通过所述第一电容连接其正向输入端，负向输出端通过所述第二电容连接其负向输入端，且所述第三开关设置在所述差分静态锁存器的正向输出端与负向输出端之间。
在一种可选的实现方式中，所述开关电容电路包括第四开关至第十开关、第三电容和第四电容，其中所述第四开关和第五开关并联后与所述第三电容的第一端连接，并分别用于连接第一输入信号和第一参考信号，所述第六开关和第七开关并联后与所述第四电容的第一端连接，并分别用于连接第二参考信号和第二输入信号，所述第三电容的第二端通过第八开关与电源连接，通过第九开关与所述第四电容的第二端连接，并作为所述开关电容电路的第一输出端；所述第四电容的第二端通过第十开关与电源连接，并作为所述开关电容电路的第二输出端。
在另一种可选的实现方式中，所述差分静态锁存器包括第一MOS管至第六MOS管，其中所述第一MOS管和第二MOS管的栅极对应作为所述差分静态锁存器的负向输入端和正向输入端，源极都接地，且所述第一MOS管的漏极分别连接所述第三MOS管和第五MOS管的漏极，所述第二MOS管的漏极分别连接所述第四MOS管和第六MOS管的漏极，所述第三MOS管和第四MOS管的源极都接地且两者的栅极都连接对方的漏极，所述第五MOS管和第六MOS管的源极连接电源且两者的栅极都连接对方的漏极，所述第四MOS管的漏极作为所述差分静态锁存器的负向输出端，所述第三MOS管的漏极作为所述差分静态锁存器的正向输出端。
在另一种可选的实现方式中，所述第三开关为第七MOS管，所述第七MOS管的源极连接所述差分静态锁存器的正向输出端，漏极连接所述差分静态锁存器的负向输出端，栅极连接对应控制信号。
在另一种可选的实现方式中，通过减小所述预放大器中输入管的尺寸，将比较器电路的采样网络降为一阶***，以与一阶的高速流水线ADC相匹配。
在另一种可选的实现方式中，通过对所述阻值可调器件的阻值进行调节，来调节采样相信号传输速率；所述阻值可调器件的阻值越小，对应地所述采样相信号传输速率越大。
在另一种可选的实现方式中，通过增大所述锁存电路的输出电阻，来提高比较器电路采样相的传输速率。
在另一种可选的实现方式中，通过对施加到所述第七MOS管栅极上的对应控制信号的大小进行调节，来调节所述锁存电路的输出电阻，从而实现采样相传输速率的调节。
在另一种可选的实现方式中，所述第一开关、第二开关、第三开关、第四开关和第七开关由控制信号φ1控制其通断，所述第五开关、第六开关、第八开关、第九开关和第十开关由控制信号φ2控制其通断；所述控制信号φ1和控制信号φ2为两相不交叠时钟信号。
在另一种可选的实现方式中，所述阻值可调器件包括可调电阻，或栅极上导通电压大小可调的MOS管。
本发明的有益效果是：
本发明通过在预放大电路中增加阻值可调器件，通过对该阻值可调器件的阻值进行调节，一方面可以对比较器采样相的传输速率进行调整，另一方面可以钳制预放大器的输出信号幅值，从而减小耦合到输入端的回踢噪声；本发明通过在锁存电路中增加第一电容和第二电容，并使锁存电路中的锁存器为差分静态锁存器，可以通过增大锁存电路的输出电阻，来提高比较器电路采样相的传输速率；本发明中阻值可调器件的阻值是可调的，因此比较器电路采样相传输速率可调，并且当锁存电路中第三开关为第七MOS管时，可以通过对第七MOS管栅极上控制信号的大小进行调节，来对锁存电路的输出电阻大小进行调节，因此比较器采样相传输速率可进一步调节，由此本发明可以实现比较器电路传输速率与高速流水线MDAC运行速率上的匹配。
附图说明
图1是双电容架构的比较器的电路图；
图2是双电容架构的比较器的工作时序图；
图3是单电容架构的比较器的电路图；
图4是单电容架构的比较器的工作时序图；
图5是本发明适用于高速流水线ADC的比较器电路的一个实施例电路图；
图6是图5中锁存电路的一个实施例电路图；
图7是本发明适用于高速流水线ADC的比较器电路的工作时序图；
图8是本发明单端小信号等效电路图；
图9是本发明极点随正反馈强度的变化趋势示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
为了解决单电容架构的比较器与流水线MDAC配合使用时可能存在的带宽不匹配问题，可以对单电容架构的比较器进行降阶设计。经申请人研究发现，可以通过减小所述预放大器中输入管的尺寸，使输入管寄生电容非常小，来使比较器电路的采样网络降为一阶***，以与一阶***的高速流水线MADC相匹配。虽然由此可以解决比较器与高速流水线ADC的***带宽匹配问题，但是由于流水线MADC的负载相对固定，且无法减小锁存器的输入管尺寸(若减小，则需要增加相应的驱动级，从而增大传输延迟)，因此在预放大器尺寸受限且负载相对应固定的情况下，单电容架构的比较器的采样网络传输速率较低，并且预放大器只能使用单级放大器，隔离效果较差，回踢噪声较大。为此，在对单电容架构比较器进行降阶设计的同时，还需要解决其采样网络传输速率降低的问题。
参见图5，为本发明适用于高速流水线ADC的比较器电路的一个实施例电路图。该适用于高速流水线ADC的比较器电路可以包括开关电容电路110、预放大电路120和锁存电路130，其中所述预放大电路120可以包括预放大器A1、阻值可调器件R1、第一开关S1和第二开关S2，所述锁存电路130可以包括差分静态锁存器A2、第一电容C1、第二电容C2和第三开关S3，所述开关电容电路110的第一输出端Vp连接所述预放大器A1的同相输入端，第二输出端Vn连接所述预放大器A1的反相输入端，所述预放大器A1的反相输出端连接所述第一开关S1的第一端，所述第一开关S1的第二端作为所述预放大电路120的第一输出端VLN，连接所述差分静态锁存器A2的正向输入端，所述预放大器A1的同相输出端连接所述第二开关S2的第一端，所述第二开关S2的第二端作为所述预放大电路的第二输出端VLP，连接所述差分静态锁存器A2的负向输入端，所述差分静态锁存器A2的正向输出端通过所述第一电容C1连接其正向输入端，负向输出端通过所述第二电容C2连接其负向输入端，且所述第三开关S3设置在所述差分静态锁存器A2的正向输出端与负向输出端之间。所述差分静态锁存器A2的正向输出端作为所述锁存电路130的第一输出端VON，负向输出端作为所述锁存电路130的第二输出端VOP，该第一输出端VON和第二输出端VOP与流水线ADC的对应端连接。其中，该阻值可调器件R1可以是可调电阻，也可以是栅极上导通电压可调的MOS管，通过对MOS(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)管栅极的导通电压大小进行调节，可以对MOS管的导通电阻进行调节，从而实现阻值调节，当MOS管栅极的导通电压越大，对应地该MOS管的导通电阻越小。
所述开关电容电路可以包括第四开关S4至第十开关S10、第三电容C3和第四电容C4，其中所述第四开关S4和第五开关S5并联后与所述第三电容C3的第一端连接，并分别用于连接第一输入信号VIP和第一参考信号VREF1，所述第六开关S6和第七开关S7并联后与所述第四电容C4的第一端连接，并分别用于连接第二参考信号VREF2和第二输入信号VIN，所述第三电容C3的第二端通过第八开关S8与电源VCM连接，通过第九开关S9与所述第四电容C4的第二端连接，并作为所述开关电容电路110的第一输出端Vp；所述第四电容C4的第二端通过第十开关S10与电源VCM连接，并作为所述开关电容电路110的第二输出端Vn。
另外，结合图6所示，所述差分静态锁存器A2可以包括第一MOS管M1至第六MOS管M6，其中所述第一MOS管M1和第二MOS管M2的栅极对应作为所述差分静态锁存器A1的负向输入端和正向输入端(对应与预放大电路120的第二输出端VLP和第一输出端VLN连接)，源极都接地，且所述第一MOS管M1的漏极分别连接所述第三MOS管M3和第五MOS管M5的漏极，所述第二MOS管M2的漏极分别连接所述第四MOS管M4和第六MOS管M6的漏极，所述第三MOS管M3和第四MOS管M4的源极都接地且两者的栅极都连接对方的漏极，所述第五MOS管M5和第六MOS管M6的源极连接电源VCM且两者的栅极都连接对方的漏极，所述第四MOS管M4的漏极作为所述差分静态锁存器A2的负向输出端(对应于锁存电路130的第二输出端VOP)，所述第三MOS管M3的漏极作为所述差分静态锁存器A2的正向输出端(对应于锁存电路130的第一输出端VON)。本实施例中，所述第三开关S3可以为图6中的第七MOS管M7，所述第七MOS管M7的源极连接所述差分静态锁存器的正向输出端，漏极连接所述差分静态锁存器的负向输出端，栅极连接对应控制信号φ1。
结合图5所示，所述第一开关S1、第二开关S2、第三开关S3、第四开关S4和第七开关S4由控制信号φ1控制其通断，所述第五开关S5、第六开关S6、第八开关S8、第九开关S9和第十开关S10由控制信号φ2控制其通断。其中，控制信号φ1和φ2的工作时序图如图7所示，两者为两相不交叠的时钟信号，控制信号φ1为采样相时序，控制信号φ2为建立相时序。在采样相，由于第三电容C3和第四电容C4在上一阶段控制信号φ2的作用下对应存储有基准信号VREF1和VREF2，因此当控制信号φ1为高电平时，输入信号VIP和VIN对应传输到电容C1和C2上后，此时电容C1获得该输入信号VIP与基准信号VREF1的电压差，电容C2获得输入信号VIN与基准信号VREF2的电压差，并且这两个电压差被传输给预放大器进行放大，再将放大后的电压差传输至锁存器的输入端，当控制信号φ1到达下降沿时，锁存器将该放大后的电压差作为比较器的输出结果，传输给流水线ADC；当控制信号φ2到达上升沿，流水线ADC中残差放大器开始建立，与此同时基准信号VREF1和VREF2被再次对应采集到电容C1和C2。
本发明在预放大电路中增加了阻值可调器件，通过对该阻值可调器件的阻值进行调节，一方面可以对预放大电路的传输速率(即采样相的传输速率)进行调整，另一方面可以钳制预放大器的输出信号幅值，从而减小耦合到输入端的回踢噪声。其中，所述阻值可调器件的阻值越小，对应地所述采样相信号传输速率越大。
本发明在锁存电路中增加了第一电容C1和第二电容C2，用于正反馈，该正反馈可以调节采样电路的零极点，随着反馈强度的增加可以把实极点调制为复极点，而正反馈强度由第一电容C1和第二电容C2的小信号增益决定，所以锁存电路中锁存器必须为静态锁存器，保证在采样相时也能提供一定的增益，其单端小信号模型如图8所示，锁存器的小信号增益决定了反馈强度，极点随着锁存电路的输出电阻的变化曲线如图9所示(箭头方向表示输出电阻的增大方向)，输出电阻较小，反馈增益很低时，得到两个相距很远的实极点，随着输出电阻增大，极点逐步靠近，变为两个复极点，并且向右半平面移动，随着复极点向右半平面的移动，阻尼系数就越来越小，这导致相频响应上相位的变化越来越缓慢，对应到时域上就是传输延迟会变小，达到了高速传输的效果。当第三开关S3为第七MOS管M7时，通过对施加到第七MOS管栅极上的控制信号φ1的大小进行调节，可以对第七MOS管的导通电阻进行调节，从而对锁存电路的输出电阻进行调节，进而对比较器电路采样相的传输速率进行调节。
由上述实施例可见，本发明通过在预放大电路中增加阻值可调器件，通过对该阻值可调器件的阻值进行调节，一方面可以对比较器采样相的传输速率进行调整，另一方面可以钳制预放大器的输出信号幅值，从而减小耦合到输入端的回踢噪声；本发明通过在锁存电路中增加第一电容和第二电容，并使锁存电路中的锁存器为差分静态锁存器，可以通过增大锁存电路的输出电阻，来提高比较器电路采样相的传输速率；本发明中阻值可调器件的阻值是可调的，因此比较器电路采样相传输速率可调，并且当锁存电路中第三开关为第七MOS管时，可以通过对第七MOS管栅极上控制信号的大小进行调节，来对锁存电路的输出电阻大小进行调节，因此比较器采样相传输速率进一步可调，由此本发明可以实现比较器电路传输速率与高速流水线MDAC运行速率上的匹配。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (9)

1.一种适用于高速流水线ADC的比较器电路，其特征在于，包括开关电容电路、预放大电路和锁存电路，其中所述预放大电路包括预放大器、阻值可调器件、第一开关和第二开关，所述阻值可调器件的两端分别与预放大器的同相输入端和反相输入端连接，所述锁存电路包括差分静态锁存器、第一电容、第二电容和第三开关，所述开关电容电路的第一输出端连接所述预放大器的同相输入端，第二输出端连接所述预放大器的反相输入端，所述预放大器的反相输出端连接所述第一开关的第一端，所述第一开关的第二端作为所述预放大电路的第一输出端，连接所述差分静态锁存器的正向输入端；所述预放大器的同相输出端连接所述第二开关的第一端，所述第二开关的第二端作为所述预放大电路的第二输出端，连接所述差分静态锁存器的负向输入端，所述差分静态锁存器的正向输出端通过所述第一电容连接其正向输入端，负向输出端通过所述第二电容连接其负向输入端，且所述第三开关设置在所述差分静态锁存器的正向输出端与负向输出端之间；
所述开关电容电路包括第四开关至第十开关、第三电容和第四电容，其中所述第四开关和第五开关并联后与所述第三电容的第一端连接，并分别用于连接第一输入信号和第一参考信号，所述第六开关和第七开关并联后与所述第四电容的第一端连接，并分别用于连接第二参考信号和第二输入信号，所述第三电容的第二端通过第八开关与电源连接，通过第九开关与所述第四电容的第二端连接，并作为所述开关电容电路的第一输出端；所述第四电容的第二端通过第十开关与电源连接，并作为所述开关电容电路的第二输出端。
2.根据权利要求1所述的适用于高速流水线ADC的比较器电路，其特征在于，所述差分静态锁存器包括第一MOS管至第六MOS管，其中所述第一MOS管和第二MOS管的栅极对应作为所述差分静态锁存器的负向输入端和正向输入端，源极都接地，且所述第一MOS管的漏极分别连接所述第三MOS管和第五MOS管的漏极，所述第二MOS管的漏极分别连接所述第四MOS管和第六MOS管的漏极，所述第三MOS管和第四MOS管的源极都接地且两者的栅极都连接对方的漏极，所述第五MOS管和第六MOS管的源极连接电源且两者的栅极都连接对方的漏极，所述第四MOS管的漏极作为所述差分静态锁存器的负向输出端，所述第三MOS管的漏极作为所述差分静态锁存器的正向输出端。
3.根据权利要求1所述的适用于高速流水线ADC的比较器电路，其特征在于，所述第三开关为第七MOS管，所述第七MOS管的源极连接所述差分静态锁存器的正向输出端，漏极连接所述差分静态锁存器的负向输出端，栅极连接对应控制信号。
4.根据权利要求1所述的适用于高速流水线ADC的比较器电路，其特征在于，通过减小所述预放大器中输入管的尺寸，将比较器电路的采样网络降为一阶***，以与一阶的高速流水线MDAC采样网络相匹配。
5.根据权利要求4所述的适用于高速流水线ADC的比较器电路，其特征在于，通过对所述阻值可调器件的阻值进行调节，来调节采样相信号传输速率，所述阻值可调器件的阻值越小，对应地所述采样相信号传输速率越大。
6.根据权利要求1所述的适用于高速流水线ADC的比较器电路，其特征在于，通过增大所述锁存电路的输出电阻，来提高比较器电路采样相的传输速率。
7.根据权利要求3所述的适用于高速流水线ADC的比较器电路，其特征在于，通过对施加到所述第七MOS管栅极上的对应控制信号的大小进行调节，来调节所述锁存电路的输出电阻，从而实现采样相传输速率的调节。
8.根据权利要求1至7中任意一项所述的适用于高速流水线ADC的比较器电路，其特征在于，所述第一开关、第二开关、第三开关、第四开关和第七开关由控制信号φ1控制其通断，所述第五开关、第六开关、第八开关、第九开关和第十开关由控制信号φ2控制其通断；所述控制信号φ1和控制信号φ2为两相不交叠时钟信号。
9.根据权利要求1所述的适用于高速流水线ADC的比较器电路，其特征在于，所述阻值可调器件包括可调电阻，或栅极上导通电压大小可调的MOS管。
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