CN108198815B - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents
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Abstract
公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件包括：衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区；绕沟道区的外周形成的栅堆叠；第二源/漏区上方到第二源/漏区的第一接触部，其中，第一接触部外周与第二源/漏区外周基本上对准。
Description
技术领域
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中， 源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置， 缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩 小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不 易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致 垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所 占的面积更容易缩小。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的 竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件包括：衬底；在衬 底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道 区和第二源/漏区；绕沟道区的外周形成的栅堆叠；第二源/漏区上方到 第二源/漏区的第一接触部，其中，第一接触部外周与第二源/漏区外周 基本上对准。
根据本公开的一个方面，提供了一种半导体器件，其包括：衬底； 在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、 沟道区和第二源/漏区；绕沟道区的外周形成的栅堆叠；在栅堆叠上方且 在有源区的侧壁形成的隔离墙；在栅堆叠上方且在隔离墙侧壁上形成的 自对准金属触部。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括： 在衬底上设置有源区材料层；在有源区材料层上设置硬掩模层，硬掩模 层包括用于限定有源区的第一部分；以硬掩模层为掩模，对有源区材料 层进行构图，从而限定竖直有源区；在衬底上形成层间电介质层，并对 其进行平坦化处理，以露出硬掩模层；选择性刻蚀硬掩模层，以去除硬掩模层，从而在层间电介质层中留下与竖直有源区相对应的第一槽；在 第一槽中填充导电材料，以形成第一接触部。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体 器件形成的集成电路。
根据本公开的实施例，第一接触部外周与第二源/漏区外周基本上对 准，从而增加了器件的集成密度且减少了掩模步骤，从而减少了制造成 本，此外，由于形成自对准接触部和接触柱体，增加了集成密度且减少 了形成接触部的难度。由此可以形成具有高深宽比的金属接触部(避免 了例如使用等离子刻蚀法刻蚀接触孔并用诸如金属之类的材料重新填充 接触孔的工艺难度)，并且由于减小了光刻步骤而减小了光刻未对准的风 险，从而进一步增加了集成密度。此外，由于没有采用双构图，减小了 制造成本。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1至14示出了根据本公开实施例的制造半导体器件的流程的示意 图；
图15至21示出了根据本公开另一实施例的制造半导体器件的流程 的示意图；
图22至29示出了根据本公开的又一实施例的制造半导体器件的流 程的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描 述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中， 省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非 是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可 能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的 相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限 制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不 同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上” 时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在 居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”， 那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置 的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然 中间也可能存在其他半导体层，例如泄漏抑制层和/或开态电流增强层 (带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可 以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。根据本公 开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET 的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区) 可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两 端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件 可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n 型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过 沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET 和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制 源/漏区之间导通与否的电学性能。因此，对于常规FET和随穿FET， 统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽 管在隧穿FET中并不存在通常意义上的“沟道”。
栅堆叠可以绕沟道层的外周形成。于是，栅长可以由沟道层自身的 厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层 例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可 以很好地控制栅长。沟道层的外周可以相对于第一、第二源/漏层的外周 向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/ 漏层的凹入中。优选地，栅堆叠在第一源/漏层、沟道层和第二源/漏层 的叠置方向(竖直方向，例如大致垂直于衬底表面)上的范围处于所述 凹入在该方向上的范围之内。于是，可以减少或甚至避免与源/漏区的交 迭，有助于降低栅与源/漏之间的寄生电容。
沟道层可以由诸如单晶硅的单晶半导体材料或者硅锗(SiGe)构成， 以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构 成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料 可以是共晶体。沟道层单晶半导体材料的电子或空穴迁移率可以大于第 一、第二源/漏层的电子或空穴迁移率。另外，第一、第二源/漏层的禁 带宽度可以大于沟道层单晶半导体材料的禁带宽度。
根据本公开的实施例，沟道层单晶半导体材料与第一、第二源/漏层 可以具有相同的晶体结构。在这种情况下，第一、第二源/漏层在没有应 变的情况下的晶格常数可以大于沟道层单晶半导体材料在没有应变的情 况下的晶格常数。于是，沟道层单晶半导体材料的载流子迁移率可以大 于其在没有应变的情况下的载流子迁移率，或沟道层单晶半导体材料的 载流子的有效质量可以小于其在没有应变的情况下的载流子的有效质 量，或沟道层单晶半导体材料的较轻载流子的浓度可以大于其在没有应 变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层在没有应 变的情况下的晶格常数可以小于沟道层单晶半导体材料在没有应变的情 况下的晶格常数。于是，当沟道层单晶半导体材料的＜110＞方向与源漏 之间的电流密度矢量平行时，沟道层单晶半导体材料的电子迁移率大于 其在没有应变的情况下的电子迁移率，或沟道层单晶半导体材料的电子 的有效质量小于其在没有应变的情况下的电子的有效质量。
根据本公开的实施例，对于源/漏区的掺杂可以部分地进入沟道层靠 近第一源/漏层和第二源/漏层的端部。由此，在沟道层靠近第一源/漏层 和第二源/漏层的端部形成掺杂分布，这有助于降低器件导通时源/漏区 与沟道区之间的电阻，从而提升器件性能。
根据本公开的实施例，沟道层可以包括与第一、第二源/漏层不同的 半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之 相对于第一、第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以 包括相同的半导体材料。
例如，第一源/漏层可以是半导体衬底自身。这种情况下，沟道层可 以是在衬底上外延生长的半导体层，第二源/漏层可以是在沟道层上外延 生长的半导体层。备选地，第一源/漏层可以是在衬底上外延生长的半导 体层。这种情况下，沟道层可以是在第一源/漏层上外延生长的半导体层， 第二源/漏层可以是在沟道层上外延生长的半导体层。
根据本公开的实施例，还可以在第一源/漏层和第二源/漏层的表面 上设置应力衬层。对于n型器件，应力衬层可以带压应力，以在沟道层 中产生拉应力；对于p型器件，应力衬层可以带拉应力，以在沟道层中 产生压应力。因此，可以进一步改善器件性能。
根据本公开的实施例，第一接触部的外周与第二源/漏区的外周基本 上重合；或者该半导体器件还可以包括在第二源/漏区的表面上形成的金 属半导体化合物层，第一接触部的外周与第二源/漏区的表面上形成的金 属半导体化合物层的外周基本上重合。
根据本公开的实施例，第一源/漏区包括可以延伸超出其上方的有源 区部分的横向延伸部分，该器件还包括：第一源/漏区的横向延伸部分上 方到第一源/漏区的第二接触部，第二接触部可以包括依次叠置在衬底上 且在竖直方向上彼此对准的第一部分和第二部分，第一部分可以包括低 电阻的半导体材料和/或金属半导体化合物。第二接触部的第二部分可以 包括与第一接触部相同的材料，且与第一接触部在竖直方向上的厚度基 本相同，第二接触部的第一部分可以包括半导体材料和/或金属半导体化 合物材料。第二接触部的第一部分包括的半导体材料中的元素至少部分 与第一源/漏区或沟道区或第二源/漏区中的部分半导体元素相同。
根据本公开的实施例，第一接触部和或第二接触部包含金属Cu、 Co、W、Ru及其组合等。
根据本公开的实施例，第二接触部还可以包括包围第一部分和第二 部分外周的金属层，该金属层可以包含金属Cu、Co、W、Ru或其中任 意几个的组合。
根据本公开的实施例，该器件还可以包括到栅堆叠中的栅导体层的 第三接触部。其中，第三接触部与栅导体层可以是一体的；或者第三接 触部包括与第一接触部相同的材料。
根据本公开的实施例，本申请还公开了一种半导体器件，其包括： 衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/ 漏区、沟道区和第二源/漏区；绕沟道区的外周形成的栅堆叠；在栅堆叠 上方且在有源区的侧壁形成的隔离墙；在栅堆叠上方且在隔离墙侧壁上 形成的自对准金属接触部。
根据本公开的实施例，该器件还可以包括在自对准金属接触部上方 形成的与自对准金属触部基本自对准的第三接触部；还可以包括在栅堆 叠上方且在隔离墙的侧壁保形地形成的扩散阻挡层；在扩散阻挡层上方 可以包括保形地形成的金属接触层；在金属接触层的侧壁可以包括保形 地形成的薄电介质层。此外，该器件还可以包括由扩散阻挡层和金属接 触层形成的自对准金属触部；在自对准金属触部上形成的与自对准金属 触部基本自对准的第三接触部。自对准金属触部和/或第三接触部可以包 含金属Cu、Co、W、Ru及其组合等。
这种半导体器件例如可以如下制造。具体地，可以在衬底上设置第 一源/漏层、沟道层和第二源/漏层的叠层。如上所述，可以通过衬底自 身或者通过在衬底上外延生长来设置第一源/漏层。接着，可以在第一源 /漏层上外延生长沟道层，并可以在沟道层上外延生长第二源/漏层。在 外延生长时，可以控制所生长的沟道层的厚度。由于分别外延生长，至 少一些相邻层之间可以具有清晰的晶体界面。另外，各层可以分别不同 地掺杂，因此至少一些相邻层之间可以具有掺杂浓度界面。
对于叠置的第一源/漏层、沟道层和第二源/漏层，可以在其中限定 有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源 区可以呈柱状(例如，圆柱状)。为了便于在后续工艺中连接第一源/漏 层中形成的源/漏区，对第一源/漏层的刻蚀可以只针对第一源/漏层的上 部，从而第一源/漏层的下部可以延伸超出其上部的外周。然后，可以绕沟道层的外周形成栅堆叠。
另外，可以使沟道层的外周相对于第一、第二源/漏层的外周向内凹 入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。 这种情况下，栅堆叠可以嵌入该凹入中。
在第一、第二源/漏层中可以形成源/漏区。例如，这可以通过对第 一、第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂， 或者在生长第一、第二源/漏层时原位掺杂。根据一有利实施例，可以在 沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成牺牲 栅，然后在第一、第二源/漏层的表面上形成掺杂剂源层，并通过例如退 火使掺杂剂源层中的掺杂剂经第一、第二源/漏层进入有源区中。牺牲栅 可以阻止掺杂剂源层中的掺杂剂直接进入沟道层中。但是，可以有部分 掺杂剂经由第一、第二源/漏层而进入沟道层靠近第一源/漏层和第二源/ 漏层的端部。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至14示出了根据本公开实施例的制造半导体器件的流程图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底， 包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI) 衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明， 以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成沟道层1003、 另一半导体层1005和硬掩模层1031。例如，沟道层1003可以包括不同 于衬底1001、半导体层1005的半导体材料如SiGe(Ge的原子百分比可 以为约10-40％)，厚度为约10-100nm；半导体层1005可以包括与衬底 1001相同的半导体材料如Si，厚度为约20-50nm。硬掩模层1031可以 包括氮化物如氮化硅，厚度为约30-100nm。当然，本公开不限于此。例 如，沟道层1003可以包括与衬底1001或半导体层1005相同的构成组分， 但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原 子百分比不同)，只要沟道层1003相对于之上的衬底1001以及之上的半 导体层1005具备刻蚀选择性。
接下来，可以限定器件的有源区。例如，这可以如下进行。具体地， 如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中的AA′线示出 了截面的截取位置)所示，可以在图1所示的衬底1001、沟道层1003、 半导体层1005和硬掩模层1031的叠层上形成光刻胶(未示出)，通过光 刻(曝光和显影)将光刻胶构图为两个所需形状(在该示例中，大致为 圆形，也可采用其它形状，例如长方形)，并以构图后的光刻胶为掩模， 依次对硬掩模层1031、半导体层1005、沟道层1003和衬底1001进行选 择性刻蚀如反应离子刻蚀(RIE)。刻蚀进行到衬底1001中，但并未进 行到衬底1001的底面处。于是，刻蚀后硬掩模层1031、半导体层1005、 沟道层1003以及衬底1001的上部形成两个柱状体(在本示例中，圆柱 状)。对应地，硬掩模层1031、半导体层1005和沟道层1003分别形成 为两个部分第一硬掩模层1031-1、第二硬掩模层1031-2、第一半导体层 1005-1、第二半导体层1005-2、第一沟道层1003-1、第二沟道层1003-2。 由于对有源区材料层的构图在进行到有源区材料层的底面之前停止，于是有源区材料层被构图为与第一硬掩模层1031-1相对应的用作有源区 的第一堆叠(即左侧柱体)以及与第二硬掩模层1031-2相对应的第二堆 叠(即右侧柱体)，且第一堆叠和第二堆叠在底部连接在一起。RIE例如 可以按大致垂直于衬底表面的方向进行，从而第一堆叠和第二堆叠也大 致垂直于衬底表面。之后，可以去除光刻胶。
可以在第一堆叠(有源区)和第二堆叠的周围形成第一隔离层如浅 沟槽隔离层1033，以实现电隔离。例如，如图2(a)所示，可以结构上 构图沟槽，淀积氧化物，并对其回蚀至衬底1001底部的上表面的位置， 以形成第一隔离层1033。在回蚀之前，可以对淀积的氧化物进行平坦化 处理如化学机械抛光(CMP)或溅射。在此，第一隔离层1033的顶面 可以靠近沟道层1003与衬底1001之间的界面。
然后，如图3所示，可以使第一沟道层1003-1的外周相对于衬底 1001和第一半导体层1005-1的外周凹入(在该示例中，沿大致平行于 衬底表面的横向方向凹入)。例如，这可以通过相对于衬底1001和第一 半导体层1005-1，进一步选择性刻蚀沟道层1003-1来实现。例如，可以 使用原子层刻蚀(Atomic Layer Etch)或数字化刻蚀(Digital Etch)来进行选择性刻蚀。例如，首先通过例如淀积在右侧柱体(由第二硬掩模层 1031-2、第二半导体层1005-2、第二沟道层1003-2和衬底1001的一部 分构成)上方覆盖一层氮氧化物，其次例如热处理，使衬底1001的另一 部分、第一硬掩模层1031-1、第一沟道层1003-1和第一半导体层1005-1 的表面氧化，且然后去除它们各自的表面氧化层。在第一沟道层1003-1 是SiGe且衬底1001和第一半导体层1005-1为Si的情况下，SiGe的氧 化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。可以重复 氧化-去除氧化物的步骤，以实现所需的凹入。相比于选择性刻蚀，这种 方式可以更好地控制凹入的程度。
这样，就限定了该半导体器件的有源区(刻蚀后的衬底1001尤其是 其上部、第一沟道层1003-1和第一半导体层1005-1，如图3所示的左侧 柱体)。在该示例中，有源区大致呈柱状。在有源区中，衬底1001的上 部和第一半导体层1005-1的外周实质上对准，而第一沟道层1003-1的 外周相对凹入。该凹入的上下侧壁分别由第一沟道层1003-1与第一半导体层1005-1以及第一沟道层1003-1与衬底1001之间的界面限定。
当然，有源区的形状不限于此，而是可以根据没计布局形成其他形 状。例如，在俯视图中，有源区可以呈椭圆形、方形、矩形等。
在第一沟道层1003-1相对于衬底1001的上部和第一半导体层 1005-1的外周而形成的凹入中，随后将形成栅堆叠。为避免后续处理对 于沟道层1003造成影响或者在该凹入中留下不必要的材料从而影响后 续栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因 此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图3所示的结 构上淀积氮氧化物，然后对淀积的氧氮化物进行回蚀如RIE。可以以大 致垂直于衬底表面的方向进行RIE，去除多余的氮氧化物，同时去除了 之前工艺形成在右侧柱体上的氮氧化物，使氮氧化物可仅留在凹入内， 形成牺牲栅1007，如图4所示。这种情况下，牺牲栅1007可以基本上 填满上述凹入。
接下来，可以在衬底1001和第一半导体层1005-1中形成源/漏区。 这可以通过对衬底1001和第一半导体层1005-1进行掺杂来形成。例如， 这可以如下进行。
具体地，如图5所示，可以在图4所示的结构上形成掺杂剂源层 1009。例如，掺杂剂源层1009可以包括氧化物如氧化硅，其中含有掺杂 剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p 型掺杂剂。在此，掺杂剂源层1009可以是一薄膜，从而可以通过例如化 学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在图4所 示结构的表面上。
接着，如图6所示，可以通过例如退火，使掺杂剂源层1009中包含 的掺杂剂进入有源区以及作为第二堆叠的左侧柱体中，从而在其中形成 掺杂区，如图中的阴影部分所示。更具体地，可以在衬底1001中形成源 /漏区之一1011-1，且在第一半导体层1005-1中形成另一源/漏区1011-2。 此外，掺杂剂还进入构成第二堆叠的衬底1001的一部分、第二沟道层1003-2和第二半导体层1005-2中。且从图6可知，掺杂剂源层1009包 括沿衬底1001的水平表面延伸的部分，从而衬底1001中形成的掺杂区 延伸超出柱状体的外周。作为柱状体的第一堆叠和第二堆叠通过掺杂的 衬底1001的水平延伸部分在底部导电地连接在一起，之后，可以去除掺 杂剂源层1009。
另外，尽管有牺牲栅1007存在，但是掺杂剂也可以经由衬底1001 和第一半导体层1005-1而进入第一沟道层1003-1中，从而在第一沟道 层1003-1的上下两端处形成一定的掺杂分布，如图中的椭圆虚线圈所 示。这种掺杂分布可以降低器件导通时源漏区之间的电阻，从而提升器 件性能。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂 剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等 离子体掺杂(例如，沿着图4中结构的表面进行共形掺杂)等方式，来 形成源/漏区。或者，在以上结合图1描述的处理中，可以在衬底1001 中形成阱区，然后在之上生长沟道层1003，接着在沟道层1003上生长 半导体层1005上对其进行原位掺杂。在生长沟道层1003时，也可以对 其进行原位掺杂，以便调节器件的阈值电压(Vt)。
另外，为了降低接触电阻，还可以对源/漏层以及第二堆叠进行硅化 处理。如图7(a)所示，例如，可以在图6所示的结构上淀积一层NiPt(或 者Co或Ti)，例如，Pt含量为约2-10％，厚度为约2-10nm，并在约 200-900℃的温度下退火，使NiPt与Si(在源/漏层)或SiGe(1003-2中) 发生反应，从而生成金属半导体化合物如SiNiPt或SiGeNiPt。之后，可 以去除未反应的剩余NiPt。
值得注意的是，由于第二堆叠(即，右侧柱体)不用作有源区，而 仅仅用作导电通路，因此，在另一实施例中，如图7(b)所示，可以使淀 积在第二堆叠(即，右侧柱体)上的NiPt与Si和SiGe充分反应，在右 侧柱体较细的情况下，衬底的一部分和第二半导体层1005-2中的半导体 材料如掺杂硅和第二沟道层1006-2中的硅锗可以与淀积在右侧柱体上的NiPt(或者Co或Ti)充分反应以完全生成金属半导体化合物(其包 括金属硅化物和/或金属硅锗化物)，由此形成整体的金属半导体化合物。 之后，可以去除未反应的剩余NiPt。
可以在衬底和浅沟槽隔离层上方形成第二隔离层，具体地，如图8 所示，在衬底1001和浅沟槽隔离层1033的上方淀积氧化物，并对其回 蚀至沟道层1003-1和1003-2与衬底1001之间的界面(即，SiGe层与 Si层之间的界面)的位置，以形成第二隔离层1013。在回蚀之前，可以 对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。
可以在凹入中形成栅介质层和栅导体层。具体地，如图9所示，可 以在图8所示的结构上去除牺牲栅1007，依次淀积栅介质层1015和栅 导体层1017，并对所淀积的栅导体层1017进行回蚀，使其与硬掩模层 1031-1和1031-2的顶面齐平。例如，栅介质层1015可以包括高K栅介 质如HfO2；栅导体层1017可以包括金属栅导体。另外，在栅介质层1015 和栅导体层1017之间，还可以形成功函数调节层，函数调节层可以包括 阈值电压Vt调节金属。在形成栅介质层1015之前，还可以形成例如氧 化物的界面层。
这样，栅介质层1015和栅导体层1017可以嵌入到凹入中，并且栅 介质层1015和栅导体层1017的顶面与硬掩模层1031-1、1031-2的顶面 齐平。
可以将对栅导体层进行构图，以形成栅堆叠，具体地，如图10所示， 可以在图9所示的结构上涂覆光刻胶，对光刻胶进行构图以形成光刻胶 层1039，然后以光刻胶1039为掩模，对栅导体层1017进行选择性刻蚀 如RIE。这样，栅导体层1017除了留于凹入之内的部分和光刻胶1019 遮挡的部分之外，栅导体层1017的其余部分被刻蚀至不高于且优选低于 沟道层1003-1、1003-2的顶面。
然后，如图11所示，去除光刻胶层1039，再次涂覆光刻胶，并对 光刻胶进行构图以形成光刻胶层1019，然后以光刻胶1019为掩模，对 剩余的栅导体层1017再次进行选择性刻蚀如RIE。这样，栅导体层1017 除了留于凹入之内的部分和光刻胶1039遮挡的部分之外，栅导体层1017 的其余部分都被刻蚀掉。由此，栅导体层仅仅形成在作为有源区的第一 堆叠周围，而在第二堆叠周围没有栅导体层。此时，栅导体层1017和栅 介质层1015形成栅堆叠。该栅堆叠可以用作栅极接触部。
然后，可以如图12所示，在图11所示的结构上形成层间电介质层 1021。具体地，例如，可以淀积氧化物并对其进行平坦化如CMP来形 成层间电介质层1021，层间电介质层1021被平坦化以与硬掩模层 1031-1、1031-2的顶面齐平。
然后，在图13中，可以选择性地刻蚀硬掩模层1031-1、1031-2，以 在层间电介质层1021中形成第一凹槽T1和第二凹槽T2。然后，如图 14所示，可以在上方淀积接触金属，并其进行平坦化如CMP至层间电 介质层1021的顶面，由此在第一凹槽T1和第二凹槽T2中形成自对准 的第一金属接触部1023-1和第二金属接触部1023-2，第一金属接触部 1023-1和或第二金属接触部1023-2均可以包含金属Cu、Co、W、Ru及 其组合等。
如图14所示，第一金属接触部1023-1与第一沟道层1003-1上方的 源/漏区(其由第一半导体层1005-1形成)对准，具体地，第一金属接 触部1023-1的外周与第一半导体层1005-1的外周基本上对准，进一步 地，第一金属接触部1023-1的外周与第一半导体层1005-1的外周基本 上重合。并且，该第一金属接触部1023-1可以用作该源/漏区(其由第一半导体层1005-1形成)的接触部。第二金属接触部1023-2与导电的 第二堆叠在竖直方向上彼此对准，并且可以一起用作第一沟道层1003-1 下方的源/漏区(其由衬底1001的一部分形成)的接触部。如前所述， 导电的第二堆叠可以包括低电阻的半导体材料，具体地，可以包括掺杂 的半导体材料如掺杂的硅和掺杂的锗和/或金属半导体化合物材料。所述 金属半导体化合物材料包括金属硅化物材料和/或金属硅锗化物材料。显 然，根据前述的实施例，导电的第二堆叠也可以全部是金属半导体化合 物材料。而第二金属接触部1023-2可以包括与第一金属接触部1023-1 相同的材料。
由此，图14示出了根据本发明的实施例的竖直型半导体器件，其中， 利用自对准的金属接触部和导电的堆叠柱体形成了具有高深宽比的导电 接触，从而增加了集成密度且减少了形成接触部的难度(避免了例如使 用等离子刻蚀法刻蚀接触孔并用诸如金属之类的材料重新填充接触孔的 工艺难度)。同时也减小了掩模步骤，从而减少了制造成本。
图15至21示出了根据本公开另一实施例的制造半导体器件的流程 的示意图。
由于根据本公开的另一实施例的制造半导体器件的流程的前半部分 与前述实施例的制造半导体器件的流程的前半部分(具体参见图1-9的 相关描述部分)相同，因此，为了简要目的，在此不再赘述。
如图15所示，在图9的结构上，对栅导体层1017进行刻蚀如RIE， 这样栅导体层1017被刻蚀至不高于且优选低于沟道层1003-1、1003-2 的顶面。然后在第一堆叠和第二堆叠的侧壁上形成氧化物隔墙。
如图16所示，可以在图15所示的结构上方依次形成扩散阻挡层和 接触金属层。具体地，首先在图15所示的结构上方保形地淀积扩散阻挡 层1043，扩散阻挡层1043可以包括包含TiN、TaN或Ti等的金属，厚 度为1至10nm。然后在扩散阻挡层1043上方保形地淀积接触金属层 1045，接触金属层1045可以包含金属Cu、Co、W、Ru及其组合等，接 触金属层1045的厚度为5-20nm。
接下来，可以依次选择性地刻蚀如RIE接触金属层、刻蚀扩散阻挡 层、刻蚀氧化物隔墙以及刻蚀如RIE栅导体层。例如，这可以如下进行。 具体地，如图17、18(a)和18(b)(图18(a)是截面图，图18(b)是俯视图， 其中的AA′线示出了截面的截取位置)所示，可以在接触金属层1045上 形成光刻胶，并通过光刻将光刻胶1019’构图为露出要形成接触孔的部分。之后，以构图后的光刻胶1203为掩模，依次对接触金属层1045进 行选择性刻蚀如RIE，对扩散阻挡层1043进行选择性刻蚀，对氧化物隔 墙进行选择性刻蚀以及对栅导体层1017进行选择性刻蚀如RIE。在此， 刻蚀可以停止于衬底1001的上表面上的栅介质层1015和硬掩模层 1031-1、1031-2上。在此，栅导体层1017除了留于凹入之内的部分和光 刻胶1019’遮挡的部分之外，栅导体层1017的其余部分都被刻蚀掉。接 触金属层1045、扩散阻挡层1043、和氧化物隔墙中的除了光刻胶1019’ 遮挡的部分之外的其余部分都被刻蚀掉。另一实施例是先对接触金属层 1045进行选择性刻蚀如RIE，停止在扩散阻挡层1043上，在对扩散阻 挡层1043和栅导体层1017进行选择性刻蚀(如RIE，选择性地留下由 接触金属层1045形成的金属隔离墙)，然后再用光刻胶1019’遮挡进行 刻蚀，只保留需要形成上金属接触的金属隔离墙部分。金属侧墙包含金 属Cu、Co、W、Ru等。
然后，如图19所示，可以在图11所示的结构上形成层间电介质层 1021。具体地，例如，可以去除图11中所示的光刻胶，然后保形地沉积 薄电介质层1047，并选择性地刻蚀掉硬掩模层1031-1、1031-2的顶面上 方的薄电介质层1047部分。薄电介质层1047可以用作保护和/或扩散阻 挡层，可以包括氮化物材料，厚度为2至20nm。然后淀积氧化物并对其 进行平坦化如CMP来形成层间电介质层1021，层间电介质层1021被平 坦化以与硬掩模层1031-1、1031-2的顶面齐平。层间电介质层1021厚 度为40至200nm。
然后，如图20所示，可以在如图19所示的结构上形成第一凹槽T1、 第二凹槽T2、第三凹槽T3。具体地，可以以选择性地刻蚀如RIE由氮 化物材料形成的硬掩模层1031-1、1031-2和薄电介质层1047以及由金 属材料制成的接触金属层1045和扩散阻挡层1043至相同的深度，以在 层间电介质层1021中形成第一凹槽T1、第二凹槽T2和第三凹槽T3
然后，如图21所示，可以在上方淀积接触金属，并其进行平坦化如 CMP至层间电介质层1021的顶面，由此在第一凹槽T1和第二凹槽T2 中形成自对准的第一金属接触部1023-1、第二金属接触部1023-2和第三 金属接触部1023-3，第一金属接触部1023-1、第二金属接触部1023-2和 第三金属接触部1023-3均可以包含金属Cu、Co、W、Ru及其组合等。
该第一金属接触部1023-1可以用作该源/漏区(其由第一半导体层 1005-1形成)的接触部。第二金属接触部1023-2与导电的第二堆叠在竖 直方向上彼此对准，并且可以一起可用作第一沟道层1003-1下方的源/ 漏区(其由衬底1001的一部分形成)的接触部。第三金属部1023-3可 以与位于其下方的接触金属层1045、扩散阻挡层1043和栅导体层1017 一起用作栅极接触部。第一金属接触部1023-1、第二金属接触部1023-2 和第三金属接触部1023-3可以采用相同的材料形成。
由此，图21示出了根据本发明的另一实施例的竖直型半导体器件。 其与前一实施例的区别在于利用第三金属接触1023-3，而非仅仅利用栅 导体层1017来形成栅极接触部。
在进一步的实施例中，为了增加导电性，即为了降低各个接触部的 接触电阻，在前述的工艺中增加形成导电金属的工艺步骤。具体地，图 22至29示出了根据本公开另一实施例的制造半导体器件的流程的示意 图。
由于根据本公开的另一实施例的制造半导体器件的流程的前半部分 与前述实施例的制造半导体器件的流程的前半部分(具体参见图1至7 (a)或7(b)的相关描述部分)相同，因此，为了简要目的，在此不 再赘述。
如图22所示，在图7(a)所示的结构上淀积金属层材料，所述金 属层材料包括W、Co或Ru。然后，按需要淀积阻挡层/STI氧化蚀刻停 止层(未示出)。采用光刻胶1042对金属层材料进行构图并蚀刻掉未被 光刻胶1042覆盖的金属，由此形成构图的金属层1041。金属层1041用 作金属线或金属接触。
在图23中，与在图8所示的步骤类似，去除光刻胶，在衬底1001 和浅沟槽隔离层1033的上方淀积氧化物，并对其回蚀至沟道层1003-1 和1003-2与衬底1001之间的界面(即，SiGe层与Si层之间的界面)的 位置，以形成第二隔离层1013。在回蚀之前，可以对淀积的氧化物进行 平坦化处理如化学机械抛光(CMP)或溅射。
在图24(a)中，与图9所示的步骤类似，可以在凹入中形成栅介 质层和栅导体层。具体地，如图24(a)所示，可以在图23所示的结构 上去除牺牲栅1007，依次淀积栅介质层1015和栅导体层1017，并对所 淀积的栅导体层1017进行回蚀，使其与硬掩模层1031-1和1031-2的顶 面齐平。与此同时也去除了金属层1041在硬掩模层1031-2上方的部分。 例如，栅介质层1015可以包括高K栅介质如HfO2；栅导体层1017可 以包括金属栅导体。另外，在栅介质层1015和栅导体层1017之间，还 可以形成功函数调节层，函数调节层可以包括阈值电压Vt调节金属。在 形成栅介质层1015之前，还可以形成例如氧化物的界面层。
这样，栅介质层1015和栅导体层1017可以嵌入到凹入中，并且栅 介质层1015和栅导体层1017的顶面与硬掩模层1031-1、1031-2的顶面 齐平。
在图24(b)中，在图24(a)所示的结构的基础上，进一部进行蚀 刻以使氮化物和金属层1041凹进，并接着淀积氮化物以形成氮化物盖层 1031-2(与硬掩模层1031-2材料一致，也可称作硬掩模层1031-2)，由 此，更好地实现了电隔离。
在图25中，与图10所示的步骤类似，可以将对栅导体层进行构图， 以形成栅堆叠，具体地，如图25所示，可以在图24(b)所示的结构上 涂覆光刻胶，对光刻胶进行构图以形成光刻胶层1039，然后以光刻胶 1039为掩模，对栅导体层1017进行选择性刻蚀如RIE。这样，栅导体 层1017除了留于凹入之内的部分和光刻胶1019遮挡的部分之外，栅导 体层1017的其余部分被刻蚀至不高于且优选低于沟道层1003-1、1003-2 的顶面。
然后，如图26所示，去除光刻胶层1039，再次涂覆光刻胶，并对 光刻胶进行构图以形成光刻胶层1019，然后以光刻胶1019为掩模，对 剩余的栅导体层1017再次进行选择性刻蚀如RIE。这样，栅导体层1017 除了留于凹入之内的部分和光刻胶1039遮挡的部分之外，栅导体层1017 的其余部分都被刻蚀掉。由此，栅导体层仅仅形成在作为有源区的第一 堆叠周围，而在第二堆叠周围没有栅导体层。此时，栅导体层1017和栅 介质层1015形成栅堆叠。该栅堆叠可以用作栅极接触部。
然后，可以如图27所示，在图26所示的结构上形成层间电介质层 1021。具体地，例如，可以淀积氧化物并对其进行平坦化如CMP来形 成层间电介质层1021，层间电介质层1021被平坦化以与硬掩模层 1031-1、1031-2的顶面齐平。
然后，在图28中，可以选择性地刻蚀硬掩模层1031-1、1031-2，以 在层间电介质层1021中形成第一凹槽T1和第二凹槽T2。然后，如图 29所示，可以在上方淀积接触金属，并其进行平坦化如CMP至层间电 介质层1021的顶面，由此在第一凹槽T1和第二凹槽T2中形成自对准 的第一金属接触部1023-1和第二金属接触部1023-2。由于在第二凹槽中 预先形成有金属层1041，有助于实现第二接触部的更好的导电接触，增 加导电性。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如， 通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体 管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开 还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与 集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这 种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿 戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片***(SoC)的制造方法。 该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集 成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详 细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来 形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在 以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能 有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了 说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利 要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出 多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (25)
1.一种半导体器件，包括：
衬底；
在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区；
绕沟道区的外周形成的栅堆叠；
第二源/漏区上方到第二源/漏区的第一接触部，其中，第一接触部外周与第二源/漏区外周对准；
其中第一接触部自对准于第二源/漏区；
其中，第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分，
该半导体器件还包括：第一源/漏区的横向延伸部分上方到第一源/漏区的第二接触部，
其中，第二接触部包括依次叠置在衬底上且在竖直方向上彼此对准的第一部分和第二部分，
其中，第一部分包括低电阻的半导体材料和/或金属半导体化合物。
2. 根据权利要求1所述的半导体器件，其中，
第一接触部的外周与第二源/漏区的外周重合；或者
该半导体器件还包括在第二源/漏区的表面上形成的金属半导体化合物层，其中，第一接触部的外周与第二源/漏区的表面上形成的金属半导体化合物层的外周重合。
3.根据权利要求1所述的半导体器件，其中，第一接触部和/或第二接触部包含金属Cu、Co、W、Ru及其组合。
4.根据权利要求1所述的半导体器件，其中，
第二接触部的第二部分包括与第一接触部相同的材料，且与第一接触部在竖直方向上的厚度相同，第二接触部的第一部分包括半导体材料和/或金属半导体化合物材料。
5.根据权利要求4所述的半导体器件，其中，
所述第二接触部的第一部分包括的所述半导体材料中的元素至少部分与所述第一源/漏区或沟道区或第二源/漏区中的部分半导体元素相同。
6.根据权利要求1所述的半导体器件，第二接触部还包括包围第一部分和第二部分外周的金属层。
7.根据权利要求6所述的半导体器件，其中，所述包围第二接触部的第一部分和第二部分外周的金属层包含金属Cu、Co、W、Ru或其中任意几个的组合。
8.根据权利要求1所述的半导体器件，还包括：
到栅堆叠中的栅导体层的第三接触部。
9. 根据权利要求8所述的半导体器件，其中，
第三接触部与栅导体层是一体的；或者
第三接触部包括与第一接触部相同的材料。
10.一种半导体器件，其包括：
衬底；
在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区；
绕沟道区的外周形成的栅堆叠；
在栅堆叠上方且在有源区的侧壁形成的隔离墙；
在栅堆叠上方且在隔离墙侧壁上形成的自对准金属接触部。
11.根据权利要求10所述的半导体器件，还包括在所述自对准金属接触部上方形成的与所述自对准金属触部自对准的第三接触部。
12.根据权利要求11所述的半导体器件，还包括在栅堆叠上方且在隔离墙的侧壁保形地形成的扩散阻挡层；
在扩散阻挡层上方保形地形成的金属接触层；
在金属接触层的侧壁保形地形成的薄电介质层；
由扩散阻挡层和金属接触层形成的自对准金属触部；
在自对准金属触部上形成的与自对准金属触部自对准的第三接触部。
13.根据权利要求10或11所述的半导体器件，其中，自对准金属触部和/或第三接触部包含金属Cu、Co、W、Ru及其中任意几个的组合。
14.一种制造半导体器件的方法，包括：
在衬底上设置有源区材料层；
在有源区材料层上设置硬掩模层，硬掩模层包括用于限定有源区的第一部分；
以硬掩模层为掩模，对有源区材料层进行构图，从而限定竖直有源区；
在衬底上形成层间电介质层，并对其进行平坦化处理，以露出硬掩模层；
选择性刻蚀硬掩模层，以去除硬掩模层，从而在层间电介质层中留下与竖直有源区相对应的第一槽；
在第一槽中填充导电材料，自对准形成第一接触部
其中，硬掩模层还包括与第一部分相分离的第二部分，
在对有源区材料层进行构图时，对有源区材料层的构图在进行到有源区材料层的底面之前停止，于是有源区材料层被构图为与硬掩模层的第一部分相对应的用作有源区的第一堆叠以及与硬掩模层的第二部分相对应的第二堆叠，且第一堆叠和第二堆叠在底部连接在一起，
在选择性刻蚀硬掩模层之后，在层间电介质层中还留下与第二堆叠相对应的第二槽，
在第一槽中填充导电材料时，导电材料也填充到第二槽中，从而形成第二接触部。
15.根据权利要求14所述的方法，还包括：
在第一堆叠中将要形成沟道区的部分外周形成阻挡层；
在第一堆叠和第二堆叠的表面上形成掺杂剂源层；
使掺杂剂源层中的掺杂剂进入第一堆叠的下端部分和上端部分以分别形成第一源/漏区和第二源/漏区，并进入整个第二堆叠中。
16.根据权利要求15所述的方法，还包括：
在存在阻挡层的情况下，在第一堆叠和第二堆叠的表面上形成金属半导体化合物层。
17.根据权利要求15所述的方法，其中，
有源区材料层包括依次叠置的第一源/漏层、沟道层和第二源/漏层，
形成阻挡层包括：
选择性刻蚀沟道层，使得沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入；
在沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成所述阻挡层。
18.根据权利要求14至16中任一项所述的方法，还包括：
在衬底上形成隔离层，所述隔离层露出有源区中用作沟道区的部分；
在隔离层上绕有源区中用作沟道区的部分的外周形成栅堆叠。
19.根据权利要求17所述的方法，还包括：
在衬底上形成隔离层，所述隔离层露出有源区中用作沟道区的部分；
在隔离层上绕有源区中用作沟道区的部分的外周形成栅堆叠。
20.根据权利要求19所述的方法，其中，形成栅堆叠包括：
去除阻挡层；
在隔离层上依次形成栅介质层和栅导体层；
对栅导体层进行平坦化，以露出硬掩模层；
利用与第一堆叠分离的第一掩蔽层覆盖一部分栅导体层；
在存在第一掩蔽层的情况下，回蚀栅导体层，使得栅导体层的回蚀部分的顶面低于沟道层的顶面；
利用与第一堆叠相交迭的第二掩蔽层覆盖一部分栅导体层，其中第二掩蔽层完全覆盖被第一掩蔽层所覆盖的栅导体层部分；
在存在第二掩蔽层的情况下，回蚀栅导体层，其中回蚀进行至栅导体层的底面。
21.根据权利要求19所述的方法，其中，形成栅堆叠包括：
去除阻挡层；
在隔离层上依次形成栅介质层和栅导体层；
回蚀栅导体层，使得栅导体层在所述凹入之外的部分的顶面低于沟道层的顶面；
在第一堆叠和第二堆叠的侧壁上形成介质侧墙；
形成导电材料层；
利用与第一堆叠相交迭的掩蔽层覆盖一部分导电材料层；
在存在掩蔽层的情况下，对导电材料层和栅导体层进行回蚀，其中回蚀进行至栅导体层的底面。
22.根据权利要求21所述的方法，其中，
在选择性刻蚀硬掩模层时，导电材料层也被去除，从而在层间电介质层中留下第三槽，
在第一槽中填充导电材料时，导电材料也填充到第三槽中，从而形成第三接触部。
23.一种电子设备，包括由如权利要求1至13中任一项所述的半导体器件形成的集成电路。
24.根据权利要求23所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
25.根据权利要求24所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
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