CN108173733A - 基于fpga的小型化同步授时和数据传输装置及应用 - Google Patents

Abstract

本发明公开了一种基于FPGA的小型化同步授时和数据传输装置，所述装置包括：串行解串器，用于将数据\时钟复用总线上的数据进行解串，得到同步时钟和传输数据，并将所述同步时钟和传输数据传送至FPGA；FPGA，用于转发接收的同步时钟和传输数据至多个从装置，控制多个装置的同步采样，还用于对多个从装置上传的传输数据封装后转发至所述串行解串器；同步授时接口，用于实现所述FPGA与多个从装置之间同步时钟的传输；数据收发接口，用于实现所述FPGA与多个从装置之间传输数据的传输。该装置减小整个***工程的尺寸和复杂度，提高长距离传输情况下的***性能。

Description

基于FPGA的小型化同步授时和数据传输装置及应用

技术领域

本发明涉及FPGA技术及数据同步与传输技术领域，具体涉及一种基于FPGA的小型化同步授时和数据传输装置及应用。

背景技术

现场数据的采集、传输和处理已经成为工业控制、生产和科学研究不可或缺的环节。数据采集***，主要完成数据信息的采集、A/D转换和处理，然后发送给计算机做进一步处理和存储或者将处理的结果反馈给设备进行相关的控制。

数据采集***是物联网的重要组成部分，能为管理和控制提供是实时数据，为操作人员进行设备监控和性能分析提供重要依据。为了缩短***开发周期，避免***的重复设计，数据采集***的设计与研究有着重要意义。目前需要采集的数据主要来自各种传感器，空间分布广、数据量大，在一些高风险、高强度的特殊环境下，无法通过人工的方式获取数据，这时就需要通过传感器获取工作现场的各种数据，并对采集的数据进行传输和处理。

当前的数据采集***有通用性差、能耗高、空间浪费、二次开发能力弱等缺点，而且，由于工程环境的复杂多变，各种干扰弥漫在工作现场和运行环境中，导致数据采集出现偏差，导致不同程度的后果。因此，本发明为解决以上问题，提出了一种小型化的同步授时和数据传输装置，具有重要的工程意义。

发明内容

为了减小整个***工程的尺寸和复杂度，提高长距离传输情况下的***性能，本发明提供了一种基于FPGA的小型化同步授时和数据传输装置及应用。

为实现上述发明目的，本发明提供以下技术方案：

一种基于FPGA的小型化同步授时和数据传输装置，所述装置包括：

串行解串器，用于将数据\时钟复用总线上的数据进行解串，得到同步时钟和传输数据，并将所述同步时钟和传输数据传送至FPGA；

FPGA，用于转发接收的同步时钟和传输数据至多个从装置，控制多个装置的同步采样，还用于对多个从装置上传的传输数据封装后转发至所述串行解串器；

同步授时接口，用于实现所述FPGA与多个从装置之间同步时钟的传输；

数据收发接口，用于实现所述FPGA与多个从装置之间传输数据的传输。

该装置在时钟/数据总线复用技术上，实现对时钟/数据复用总线中的同步时钟和传输数据的分解，并利用得到的同步时钟控制与该装置连接的多个从装置的同步采样，提升数据采样的正确性，此外，该装置由于采用FPGA芯片，减小了整个装置的尺寸和功耗，再者，该装置的使用，使得整个采集***中节省了多个传输时钟信号的线缆。

其中，所述FPGA包括：

时钟生成模块，用于将所述串行解串器解出的同步时钟发送给从装置作为同步时钟，完成对从装置的数据节拍控制；

从装置控制模块，用于完成对从装置的控制逻辑，命令当前挂载的从装置将数据进行上传；

转发内存控制器，用于对来自从装置的数据做串并转换后进行缓存，并在转发模块的调度下将缓存数据进行转发；

转发模块，用于将其他同步授时和数据传输装置发送的数据包进行转发；同时对转发内存控制器进行调度，将来自从装置的数据按照规定的协议格式进行封装，并将协议包进行转发。

所述FPGA还包括：

时钟校准模块，当一条数据\时钟复用总线上挂载过个同步授时和数据传输装置时，时钟校准模块完成初始上电阶段多个装置之间传输延时的测量，并对解串出的同步时钟进行时钟校准。

时钟校准模块的设置能够校准数据\时钟复用总线上的同步时钟，以提升每个同步授时和数据传输装置控制的多从装置的同步采样，进而提升整个采集***同步采样的准确性和速率。

具体地，所述转发内存控制器包括：

接口子控制器，用于控制双端口RAM中并行数据的读取与写入操作；

双端口RAM，用于所述转发内存控制器中并行数据的缓存。

具体地，所述装置包括两个转发模块，与两个转发模块一一对应的两个串行解串器。这样的设置能够满足大部分采集***的应用，且能就减小采集***的体积。

本发明中，所述同步授时接口采用485芯片，所述数据收发接口采用485芯片。485的传输距离为几十米到上千米，且允许在总线上连接多个从装置，满足大型采集***的应用。

一种基于FPGA的小型化同步授时和数据传输装置的应用，应用上述同步授时和数据传输装置对多个从装置进行同步采样，具体包括以下步骤：

串行解串器对数据\时钟复用总线上的数据进行解串，得到同步时钟和传输数据，并将所述同步时钟和传输数据传送至FPGA；

FPGA将接收的同步时钟经同步授时接口发送至多个从装置，控制多个装置的同步采样，将接收的传输数据经数据收发接口发送至多个从装置，对多个从装置上传的传输数据缓存、封装后转发至所述串行解串器。

进一步地，对多个从装置进行同步采样，还包括以下步骤：

当一条数据\时钟复用总线上挂载过个同步授时和数据传输装置时，测量初始上电阶段多个装置之间传输延时，并对解串出的同步时钟进行时钟校准。

本发明中，从装置可以为能够实现采集能够的任何装置，例如各种传感器等。

本发明装置克服了***在重大工程上尺寸大、复杂度高、长距离传输带宽不足的缺陷，有效提高了***的工作性能，在长距离传输情况下带宽得到保证，并且时钟校准功能保证了在长距离传输情况下不会出现各个从装置工作不同步的情况。同时本发明基于时钟/数据总线复用技术设计的装置大大减小了***复杂度，小型化FPGA芯片的选型也减小了***尺寸和功耗，具有重大的工程应用价值。

附图说明

图1是实施例提供的基于FPGA的小型化同步授时和数据传输装置的应用示意图；

图2是实施例提供的基于FPGA的小型化同步授时和数据传输装置的结构示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定本发明的保护范围。

图1是实施例提供的基于FPGA的小型化同步授时和数据传输装置的应用示意图。如图1所示，三个同步授时和数据传输装置120连接到一条数据\时钟复用总线110上，并对时钟/数据复用总线110上的数据进行分解，获得同步时钟和传输数据，利用得到的同步时钟控制与同步授时和数据传输装置120连接的多个从装置130的同步采样。

本实施例中，同步授时和数据传输装置120的结构示意图如图2所示，具体包括：2个串行解串器210、FPGA 220、485芯片230、485芯片240，其中，485芯片230是同步授时接口，用于实现FPGA 220与多个从装置之间同步时钟的传输；485芯片240是数据收发接口，用于实现FPGA 220与多个从装置之间传输数据的传输；FPGA 220包括时钟生成模块221、从装置控制模块222、转发内存控制器223、转发模块224、时钟校准模块225，进一步地，转发内存控制器223包括3个双端口RAM2231、接口子控制器2232。

FPGA 220通过两个数据\时钟复用总线接口级联接入多个同步授时和数据传输装置阵列中，每个接口使用一个串行解串器210将传输数据和同步时钟分开，得到的同步时钟经过延时调整后得到从装置的同步时钟；FPGA 220通过485芯片230将得到的同步时钟发送出去，完成对从装置的授时功能；通过485芯片240完成与挂载在其下的装置进行数据和命令的交互功能。对于数据转发功能，FPGA 220将接收到的阵列中其他同步授时和数据传输装置的数据包直接通过数据\时钟复用总线进行转发，将从装置上传数据进行串并转换后存入内部缓存RAM 2232中，之后再按照转发协议的规定，对缓存数据进行封装后通过数据\时钟复用总线接口发送出去。

本实施例提供的同步授时和数据传输装置能够完成数据\时钟复用总线串行解串、时钟延时补偿、挂载从模块的授时、数据接收和数据转发。

在应用的时候具体包括以下内容：

a.FPGA 220上电后，时钟校准模块225测量数据\时钟复用总线的传输时延，确定时钟校准参数；

b.串行解串器210将数据\时钟复用总线上的数据进行串行解串，区分开时钟和传输数据，将时钟按照步骤a中确定的校准参数进行延时校准之后生成同步时钟，通过485芯片230进行授时；

c.转发模块224对数据\时钟复用总线上的数据进行判断，对不是发往本节点的数据包进行转发；

d.从装置控制模块222对所有挂载的从模块进行轮询，确定有哪些从模块进行数据上传；

e.从装置控制模块222通过485芯片240对步骤b中确定的从装置进行数据轮询接收，并将数据进行串并转换后存入缓存RAM 2231中；

f.当RAM 2231存满一定数量的数据之后，产生中断，告知转发模块224对缓存数据进行转发；

g.接口子控制器2232对缓存数据进行读出，并按照转发协议封装之后，进行数据转发。

本实施例提供装置在时钟/数据总线复用技术上，实现对时钟/数据复用总线中的同步时钟和传输数据的分解，并利用得到的同步时钟控制与该装置连接的多个从装置的同步采样，提升数据采样的正确性，此外，该装置由于采用FPGA芯片，减小了整个装置的尺寸和功耗，再者，该装置的使用，使得整个采集***中节省了多个传输时钟信号的线缆。

以上所述的具体实施方式对本发明的技术方案和有益效果进行了详细说明，应理解的是以上所述仅为本发明的最优选实施例，并不用于限制本发明，凡在本发明的原则范围内所做的任何修改、补充和等同替换等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于FPGA的小型化同步授时和数据传输装置，其特征在于，所述装置包括：

串行解串器，用于将数据\时钟复用总线上的数据进行解串，得到同步时钟和传输数据，并将所述同步时钟和传输数据传送至FPGA；

FPGA，用于转发接收的同步时钟和传输数据至多个从装置，控制多个装置的同步采样，还用于对多个从装置上传的传输数据封装后转发至所述串行解串器；

同步授时接口，用于实现所述FPGA与多个从装置之间同步时钟的传输；

数据收发接口，用于实现所述FPGA与多个从装置之间传输数据的传输。

2.如权利要求1所述的基于FPGA的小型化同步授时和数据传输装置，其特征在于，所述FPGA包括：

时钟生成模块，用于将所述串行解串器解出的同步时钟发送给从装置作为同步时钟，完成对从装置的数据节拍控制；

从装置控制模块，用于完成对从装置的控制逻辑，命令当前挂载的从装置将数据进行上传；

转发内存控制器，用于对来自从装置的数据做串并转换后进行缓存，并在转发模块的调度下将缓存数据进行转发；

转发模块，用于将其他同步授时和数据传输装置发送的数据包进行转发；同时对转发内存控制器进行调度，将来自从装置的数据按照规定的协议格式进行封装，并将协议包进行转发。

3.如权利要求2所述的基于FPGA的小型化同步授时和数据传输装置，其特征在于，所述FPGA还包括：

时钟校准模块，当一条数据\时钟复用总线上挂载过个同步授时和数据传输装置时，时钟校准模块完成初始上电阶段多个装置之间传输延时的测量，并对解串出的同步时钟进行时钟校准。

4.如权利要求2或3所述的基于FPGA的小型化同步授时和数据传输装置，其特征在于，所述转发内存控制器包括：

接口子控制器，用于控制双端口RAM中并行数据的读取与写入操作；

双端口RAM，用于所述转发内存控制器中并行数据的缓存。

5.如权利要求4所述的基于FPGA的小型化同步授时和数据传输装置，其特征在于，所述装置包括两个转发模块，与两个转发模块一一对应的两个串行解串器。

6.如权利要求1所述的基于FPGA的小型化同步授时和数据传输装置，其特征在于，所述同步授时接口采用485芯片。

7.如权利要求1所述的基于FPGA的小型化同步授时和数据传输装置，其特征在于，所述数据收发接口采用485芯片。

8.一种基于FPGA的小型化同步授时和数据传输装置的应用，其特征在于，应用权利要求1～7任一所述的同步授时和数据传输装置对多个从装置进行同步采样，具体包括以下步骤：

串行解串器对数据\时钟复用总线上的数据进行解串，得到同步时钟和传输数据，并将所述同步时钟和传输数据传送至FPGA；

FPGA将接收的同步时钟经同步授时接口发送至多个从装置，控制多个装置的同步采样，将接收的传输数据经数据收发接口发送至多个从装置，对多个从装置上传的传输数据缓存、封装后转发至所述串行解串器。

9.如权利要求8所述的基于FPGA的小型化同步授时和数据传输装置的应用，其特征在于，对多个从装置进行同步采样，还包括以下步骤：

当一条数据\时钟复用总线上挂载过个同步授时和数据传输装置时，测量初始上电阶段多个装置之间传输延时，并对解串出的同步时钟进行时钟校准。