CN108155190B - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

一种具有多个单位单元的非易失性存储器件，所述多个单位单元中的每个包括适于具有固定阈值电压的第一晶体管，以及适于与第一晶体管并联耦接且具有可变阈值电压的第二晶体管。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请是于2013年12月13日向中华人民共和国国家知识产权局提交的申请号为201310684271.9、发明名称为“非易失性存储器件及其制造方法”的中国发明专利申请的分案申请。
技术领域
本发明的示例性实施例涉及一种半导体制造技术，更具体而言，涉及一种非易失性存储器件及其制造方法。
背景技术
随着数字媒体设备的进步，获取信息变得简单。这样的数字媒体设备可能需要用于储存图像、音乐和各种数据的储存媒介。因此，非易失性存储器半导体根据高集成而将焦点聚集在了片上***(SOC)领域，主要的半导体公司已投资增强SOC技术。尤其地，由于SOC表示所有的***技术集中在单个半导体上，如果不获得***设计技术，将难以发展非易失性存储器半导体。
同时，嵌入式存储器是SOC中最为重要的领域之一，而快闪存储器在嵌入式存储器领域中尤为突出。快闪存储器分为浮栅型和硅-氧化物-氮化物-氧化物-硅(SONOS)型。近来，已广泛开展了对SONOS型的研究与开发。
供作参考，SONOS型快闪存储器是利用在材料层(例如氮化物层)的陷阱位置捕获和释放电荷的机制的非易失性存储器件。
图1是说明现有的非易失性存储器件的单元的截面图。
参见图1，现有的SONOS型非易失性存储器件包括隔离层102、有源区103、存储器层107、栅电极108、栅109以及源区和漏区110。
有源区103被隔离层102限定在衬底101上。栅109包括层叠在衬底上的存储器层107和栅电极108。源区和漏区110形成在栅109两侧下方的衬底101上。存储器层107包括顺序层叠的隧道绝缘层104、电荷捕获层105以及电荷阻挡层106。
由于经由逻辑工艺来制造嵌入式存储器，因此优选的可能是将嵌入式存储器设计成除去预定逻辑工艺之外的其它工艺的加入，以防止可能因工艺变量而引起的特性恶化。然而，现有的SONOS型快闪存储器除了逻辑工艺之外还可能需要用于形成存储器层107的额外工艺。尤其地，由于存储器层107用作储存数据的储存媒介且需要具有良好质量的层，因此在执行存储器层107的形成工艺时，结构中可能产生热应力。
结果，由于现有的非易失性存储器件除了逻辑工艺之外还经由额外的工艺来形成存储器层107，因此现有的非易失性存储器件的逻辑兼容性可能降低，且其特性可能下降。
发明内容
本发明的示例性实施例针对一种具有良好逻辑兼容性的非易失性存储器件及其制造方法。
根据本发明的一个示例性实施例，一种具有多个单位单元的非易失性存储器件，所述多个单位单元中的每个可以包括：第一晶体管，配置成具有固定的阈值电压；以及第二晶体管，适于与第一晶体管并联耦接且具有可变的阈值电压。
根据本发明的另一个示例性实施例，一种非易失性存储器件可以包括：隔离沟槽，所述隔离沟槽形成在衬底上且限定有源区；电荷捕获层，所述电荷捕获层形成在隔离沟槽的表面上；间隙填充绝缘层，所述间隙填充绝缘层将电荷捕获层上的隔离沟槽部分地填充；栅极，所述栅极形成在衬底上，并且填充间隙填充绝缘层上的剩余的隔离沟槽；以及源极和漏极，所述源极和所述漏极形成在栅极的两侧下方的有源区上。
根据本发明的另一个示例性实施例，一种非易失性存储器件可以包括：隔离沟槽，所述隔离沟槽形成在衬底上并且限定有源区；存储器层，所述存储器层形成在隔离沟槽的表面上；间隙填充绝缘层，所述间隙填充绝缘层将存储器层上的隔离沟槽部分地填充；栅极，所述栅极形成在衬底上，并且填充间隙填充绝缘层上的剩余的隔离沟槽；第二导电类型源极和第二导电类型漏极，所述第二导电类型源极和所述第二导电类型漏极形成在栅极的两侧下方的有源区上；以及第一导电类型阈值电压调节区，所述第一导电类型阈值电压调节区形成在第二导电类型源极和第二导电类型漏极之间的有源区上。
根据本发明的另一个示例性实施例，一种制造非易失性存储器件的方法可以包括以下步骤：通过刻蚀衬底来形成限定有源区的隔离沟槽；在隔离沟槽的表面上顺序形成电荷捕获层；形成间隙填充绝缘层以将电荷捕获层上的隔离沟槽部分地填充；在衬底上形成栅极以填充隔离沟槽的剩余部分；以及在栅极的两侧下方的有源区上形成源极和漏极。
形成间隙填充绝缘层的步骤包括：在整个表面上形成间隙填充绝缘层以填充隔离沟槽，以及执行间隙填充绝缘层的湿法刻蚀操作。
间隙填充绝缘层的刻蚀深度与源极和漏极中的每个的深度相同或更深。
为了制造非易失性存储器件，在形成电荷阻挡层之前，还包括：通过离子注入过程而在有源区上形成阈值电压调节区，以及在有源区上形成栅绝缘层。
阈值电压调节区的底平面形成为高于源极和漏极中的每个的底平面。
附图说明
图1是说明现有的非易失性存储器件的单元的截面图。
图2A至图2E是说明根据本发明的一个实施例的非易失性存储器件的单元的图。
图3A至图3C是说明根据本发明的一个实施例的非易失性存储器件的单元阵列的图。
图4A至图4F是说明根据本发明的一个实施例的制造非易失性存储器件的方法的截面图。
图5是说明根据本发明的一个实施例的微处理器的结构图。
图6是说明根据本发明的一个实施例的处理器的结构图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同形式来实施，而不应解释为限于本文所列的实施例。确切地说，提供这些实施例是为了使得本说明书清楚且完整，并将向本领域技术人员完全传达本发明的范围。在本说明书中，附图标记在本发明的各个附图和实施例中直接对应于相似编号的部分。
附图并不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征可能夸大了比例。应当容易理解，本说明书中的“在…上”和“在…之上”的意思应当以最广义的方式来解释，从而“在…上”不仅有“直接在…上”的意思，而且也有在之间具有中间特征或中间层的情况下“在…上”的意思；以及“在…之上”不仅有直接在某物顶部上的意思，而且还有在之间具有中间特征或中间层的情况下在某物顶部上的意思。还要注意，在本说明书中“连接/耦接”不仅是指一个部件直接耦接另一个部件，而且也可以经由中间部件与另一个部件间接耦接。此外，只要未在句中特意提及，单数形式可以包括复数形式。
本发明的实施例提供一种可以容易地应用于嵌入式存储器且具有良好逻辑兼容性的非易失性存储器件及其制造方法。更具体地，本发明的实施例提供一种具有良好逻辑兼容性的SONOS型非易失性存储器件及其制造方法。即，本发明的实施例提供一种使用经由沟槽型隔离工艺形成的内衬层作为存储器层而不经由额外的工艺形成存储器层的非易失性存储器件及其制造方法。供作参考，内衬层包括顺序层叠的且形成在沟槽型隔离的表面上的壁氧化物层、内衬氮化物层和内衬氧化物层。
另外，如下文所述，第一导电类型与第二导电类型互补。即，如果第一导电类型是p型，则第二导电类型是n型，而如果第一导电类型是n型，则第二导电类型是p型。这表示根据本发明的实施例的非易失性存储器件可以是N沟道型或P沟道型。
在下文中，出于描述的便利，示范性地描述N沟道型的非易失性存储器件。即，第一导电类型是P型，第二导电类型是N型。
图2A至图2E是说明根据本发明的一个实施例的非易失性存储器件的单元的图。图2A是非易失性存储器件的单元的俯视图，图2B是等效电路图，图2C是沿着虚线I-I’截取的单元的截面图，图2D是沿着虚线II-II’截取的单元的截面图，图2E是沿着虚线III-III’截取的单元的截面图。
如图2A至图2E所示，根据本发明的一个实施例的非易失性存储器件包括多个单位单元。所述多个单位单元中的每个包括第一晶体管301和多个第二晶体管302。第一晶体管301具有固定的阈值电压。所述多个第二晶体管302与第一晶体管301并联耦接，并且具有可变的阈值电压。第一晶体管301和所述多个第二晶体管302可以共用栅极G、源极S和漏极D。
单位单元的阈值电压由第一晶体管301的阈值电压和所述多个第二晶体管302的阈值电压之和来确定。单位单元的编程操作或擦除操作由所述多个第二晶体管302的阈值电压来确定。单位单元的编程操作或擦除操作可以通过将单位单元的阈值电压与第一晶体管301的阈值电压进行比较来确定。例如，如果单位单元的阈值电压高于第一晶体管301的阈值电压，则单位单元可以处在编程状态下，如果单位单元的阈值电压低于第一晶体管301的阈值电压，则单位单元可以处在擦除状态下。
具有固定阈值电压的第一晶体管301表示具有一个阈值电压的晶体管，而具有可变阈值电压的所述多个第二晶体管302表示具有不同值的至少两个阈值电压的晶体管。更具体而言，第二晶体管302可以包括具有存储器层208的SONOS型晶体管。SONOS型晶体管可以使用将相邻单位单元隔离的隔离结构210的内衬层作为用于储存逻辑信息的存储器层208。
在下文中，将从结构的角度更具体地描述根据本发明的一个实施例的非易失性存储器件。
根据本发明的一个实施例的非易失性存储器件包括衬底201、第二导电类型深阱202以及第一导电类型隔离阱203。衬底201可以包括半导体衬底。半导体衬底可以是单晶状态，并且可以包括含硅材料。即，半导体衬底可以包括具有单晶状态的含硅材料。例如，衬底201可以是体硅衬底或者是顺序层叠有支撑衬底、掩埋绝缘层和单晶硅层的绝缘体上硅(SOI)衬底。
第二导电类型深阱202形成在衬底201上。第二导电类型深阱202的底平面可以低于第一导电类型隔离阱203的底平面。第一导电类型隔离阱203形成在第二导电类型深阱202上。可以形成第二导电类型深阱202和第一导电类型隔离阱203以通过在衬底201上离子注入杂质而为单位单元的操作提供基础。
同时，在本发明的另一个实施例中，可以仅形成例如第一导电类型隔离阱203。举例而言，如果非易失性存储器件在擦除操作期间使用FN隧穿过程，则必须形成第一导电类型隔离阱203和第二导电类型深阱202。如果非易失性存储器件使用带带隧穿(BTBT)过程，则可以仅形成例如第一导电类型隔离阱203，而可以不形成第二导电类型深阱202。
另外，根据本发明的一个实施例的非易失性存储器件还可以包括隔离结构210，所述隔离结构210通过形成在衬底201上来限定有源区。有源区211可以是具有长轴和短轴的条型或线型，并且可以具有朝着特定方向突出的突出单元。隔离结构210包括隔离沟槽204、存储器层208以及间隙填充绝缘层209。隔离沟槽204形成在衬底201上且限定有源区。存储器层208形成在隔离沟槽204的表面上。间隙填充绝缘层209将存储器层208上的隔离沟槽204间隙填充。隔离结构210可以通过浅沟槽隔离(STI)工艺来形成。隔离沟槽204可以具有倾斜的侧壁以便容易地执行存储器层形成工艺和间隙填充绝缘层形成工艺。由于形成在存储器层208上的间隙填充绝缘层209部分地填充隔离沟槽204，因此存储器层208和有源区211可以突出在间隙填充绝缘层209之上。
存储器层208可以是顺序地层叠有隧道绝缘层205、电荷捕获层206和电荷阻挡层207的叠层，并且可以包括绝缘层。隧道绝缘层205、电荷捕获层206以及电荷阻挡层207每个都可以包括选自氧化物层、氮化物层、氧化物-氮化物层中的一个单层或至少两个层叠的层。隧道绝缘层205可以沿着隔离沟槽204的表面形成，并且可以包括氧化物层。隧道绝缘层205称为“壁氧化物层”。电荷捕获层206可以沿着隔离沟槽204的表面而形成在隧道绝缘层上，并且可以包括氮化物层。电荷捕获层206称为“内衬氮化物层”。电荷阻挡层207可以沿着具有隔离沟槽204的衬底201的表面形成，或者可以沿着具有间隙填充绝缘层209的衬底201的表面形成，如参考图4E的附图标记27。电荷阻挡层207可以不扩展到有源区211上，可以形成在由间隙填充绝缘层209暴露出的电荷捕获层206上。电荷阻挡层207可以包括氧化物层，且被称为“内衬氧化物层”。存储器层208可以包括隔离结构210的内衬层，其中顺序层叠有壁氧化物层、内衬氮化物层以及内衬氧化物层。
另外，根据本发明的一个实施例的非易失性存储器件可以包括形成在具有隔离结构210的衬底201上的栅极G。栅极G可以包括顺序层叠的栅绝缘层213和栅电极214。栅绝缘层213可以包括用于调节绝缘层213的厚度的厚度调节层212，以及从存储器层208扩展到有源区211的电荷阻挡层207。厚度调节层212可以包括绝缘层，且可以是选自氧化物层、氮化物层、氧化物-氮化物层中的单层或至少两个层叠的层。厚度调节层212可以是与电荷阻挡层207相同的材料层，例如氧化物层。栅电极214可以具有条型形状或线型形状。栅电极214可以具有间隙填充绝缘层209上的剩余隔离沟槽的间隙填充形状。因此，有源区211、存储器层208和栅极G可以互相重叠。
另外，根据本发明的一个实施例的非易失性存储器件可以包括分别形成在栅极G的一侧和栅极G的另一侧的第二导电类型的源极S和第二导电类型的漏极D。栅极下方的源极S和漏极D之间的有源区定义为沟道C。可以在沟道C上形成用于调节阈值电压的第一导电类型的阈值电压调节区215。可以通过离子注入杂质来形成源极S、漏极D以及阈值电压调节区215。当所要求的阈值电压增加时，可以增加阈值电压调节区215的杂质掺杂浓度。例如，阈值电压调节区215的杂质掺杂浓度可以高于隔离阱203的杂质掺杂浓度。基于衬底201的上平面，阈值电压调节区215的深度可以比源极S和漏极D中的每个的深度浅。这可以最小化阈值电压调节区215与源极S和漏极D之间的干扰，并且可以通过栅极来形成沟道C。源极S和漏极D中的每个的底平面可以位于与间隙填充绝缘层209的上平面相同或更高的平面。这可以最大化源极S和漏极D与栅极G和存储器层208之间的重叠区域。
如上所述，在非易失性存储器件中，所述多个第二晶体管302可以布置成与隔离结构210相邻，第一晶体管301可以布置在所述多个第二晶体管302之间的有源区211的中心。第一晶体管301和所述多个第二晶体管302可以包括相同的栅极G、源极S以及漏极D。第一晶体管301具有通过阈值电压调节区215来固定的阈值电压。第一晶体管301可以通过调节阈值电压调节区215的杂质掺杂浓度来控制单位单元的操作特性以及第一晶体管301的阈值电压的大小。在所述多个第二晶体管302中，可以通过栅极G、存储器层208和包括源极S、漏极D和沟道C的有源区211的重叠区域中的电荷捕获和释放来执行编程过程和擦除过程。结果，可以获得可变的阈值电压。
具有前述结构的非易失性存储器件可以防止因存储器层形成工艺而引起的特性恶化，并且通过使用隔离结构210的内衬层作为存储器层208来改善逻辑兼容性。
另外，由于具有固定阈值电压的第一晶体管301和具有可变阈值电压的所述多个第二晶体管302彼此并联耦接，因此可以改善非易失性存储器件的操作特性。
此外，由于单元结构简单，因此可以有效地改善非易失性存储器件的集成，并且可以应用各种操作过程。
在下文中，将参照图2A至图2E以及表1来描述根据本发明的一个实施例的非易失性存储器件的单位单元的操作。表1示出根据本发明的一个实施例的非易失性存储器件的单位单元的操作条件的一个实例。根据本发明的一个实施例的非易失性存储器件可以使用各种操作过程并且可以应用在各种功用中。
[表1]
Figure BDA0001558351550000071
首先，可以采用热载流子注入(HCI)方式来执行编程操作。在使用HCI方式的情况下，可以通过将第一编程电压和第二编程电压分别提供给栅极G和漏极D以及将接地电压VSS提供给源极S、隔离阱203和深阱202来执行编程操作。这里，第一编程电压和第二编程电压可以具有相同极性的电压，例如正电压。第一编程电压和第二编程电压可以是泵浦电压VPP。
在采用HCI方式的情况下，由于通过阈值电压在沟道C与漏极D之间形成突变结，因此可以由于热电荷而改善编程特性。供作参考，当阈值电压调节区215的杂质掺杂浓度变得比隔离阱203的杂质掺杂浓度高时，可以容易地形成突变结。
同时，可以采用FN隧穿方式来执行编程操作。在采用FN隧穿方式的情况下，可以通过将第一编程电压和第二编程电压分别提供给栅极G以及隔离阱203和深阱202并且将源极S和漏极D浮置来执行编程操作。这里，第一编程电压和第二编程电压可以具有不同极性的电压。即，第一编程电压是正电压，第二编程电压是负电压。例如，第一编程电压是泵浦电压VPP，第二编程电压是负的泵浦电压-VPP。
接着，擦除操作可以采用BTBT方式。供作参考，表1的“BTBT_漏极”表示借助栅极G与漏极D之间的能带隧穿的擦除操作。表1的“BTBT_源极”表示借助栅极G与源极S之间的能带隧穿的擦除操作。在下文中，为了便于描述，将描述“BTBT_漏极”作为一个示例性描述。
可以通过将第一擦除电压和第二擦除电压分别提供给栅极G和漏极D并且将接地电压VSS提供给源极S、隔离阱203和深阱202来执行采用BTBT方式的擦除操作。第一擦除电压和第二擦除电压可以具有不同极性的电压。即，第一擦除电压可以是负电压，而第二擦除电压可以是正电压。例如，第一擦除电压可以是负的泵浦电压-VPP，而第二擦除电压可以是泵浦电压VPP。
同时，可以采用FN隧穿方式来执行擦除操作。在采用FN隧穿方式的情况下，可以通过将第一擦除电压和第二擦除电压分别提供给栅极G以及隔离阱203和深阱202并且将源极S和漏极D浮置来执行擦除操作。第一擦除电压和第二擦除电压可以具有不同极性的电压。即，第一擦除电压可以是负电压，第二擦除电压可以是正电压。例如，第一擦除电压可以是负的泵浦电压-VPP，而第二擦除电压可以是正泵浦电压VPP。
接着，读取操作可以分为正向读取操作和反向读取操作。正向读取操作表示通过沿着与编程操作期间的电荷漂移方向相同的方向来漂移电荷而执行的读取操作。反向读取操作表示通过沿着与编程操作期间的电荷漂移方向相反的方向来漂移电荷而执行的读取操作。由于相比于反向读取操作正向读取操作的单元阵列可以采用简单的结构来实施，因此在制造操作和集成方面具有优势。相比于正向读取操作，反向读取操作具有针对读取干扰的高电阻。
在正向读取操作的情况下，分别提供激活电压和读取电压至栅极G和漏极D，并且提供接地电压VSS至源极S、隔离阱203和深阱202。在反向读取操作的情况下，分别提供激活电压和读取电压至栅极G和源极S，提供接地电压VSS至漏极D、隔离阱203和深阱202。激活电压和读取电压可以是正电压。激活电压可以是用于引起单位单元的沟道的电源电压VCC。
如上所述，根据本发明的一个实施例的非易失性存储器件可以采用编程操作、擦除操作和读取操作。本实施例可以具有各种结构变型。
在下文中，将参照图3A至图3C描述使用上述非易失性存储器件的单位单元及其操作方法的单元阵列。由于根据本发明的一个实施例的非易失性存储器件的单位单元具有简单的结构，因此以矩阵形状布置的具有多个单位单元的单元阵列具有简单的结构。因此，为了便于描述，与图2A至图2E所示的构造相同的构造使用与图2A至图2E所示的附图标记相同的附图标记。
图3A至3C是说明根据本发明的一个实施例的非易失性存储器件的单元阵列的图。图3A是单元阵列的俯视图。图3B和图3C分别是沿着虚线A-A’和B-B’截取的截面图。
如图3A至图3C所示，根据本发明的一个实施例的非易失性存储器件的单元阵列包括衬底201、深阱202以及多个隔离阱203。所述多个隔离阱203中的每个可以具有带有与有源区211相对应的长轴和短轴的条型形状或线型形状。所述多个隔离阱203中的每个由隔离结构210与深阱202和隔离阱203之间的结隔离而隔离开。根据本发明的一个实施例的非易失性存储器件在擦除操作期间使用FN隧穿方式的情况下可以需要隔离阱203和深阱202，而在擦除操作期间采用BTBT方式的情况下可以例如仅需要隔离阱203。
另外，根据本发明的一个实施例的非易失性存储器件的单元阵列可以包括隔离结构210，所述隔离结构210限定出具有长轴和短轴的条型或线型的有源区211。有源区211可以朝长轴方向扩展，并且可以朝短轴方向平行布置。
根据本发明的一个实施例的非易失性存储器件的单元阵列可以形成在具有隔离结构210的衬底201上，并且包括多个栅极G，所述多个栅极G形成在隔离结构210和所述多个有源区211上。栅极G可以是具有长轴和短轴的条型或线型，并且可以朝着与有源区211相交叉的方向扩展。
如上所述，根据本发明的一个实施例的非易失性存储器件的单元阵列可以通过将多个单位单元布置成矩阵形状来实施。因此，可以改善非易失性存储器件的集成和兼容性，且在根据本发明实施例的非易失性存储器件中可以采用各种操作过程。
图4A至4F是说明根据本发明的一个实施例的制造非易失性存储器件的方法的截面图。
如图4A所示，提供具有逻辑区和存储区的衬底11。逻辑区可以包括功率器件区、CMOS区等。在本发明的此实施例中，逻辑区被示为功率器件区。功率器件区可以包括低电压区和高电压区。高电压区是为了驱动比低电压区的电压高的电压。存储区可以包括根据本发明的上述实施例的非易失性存储器件。衬底11可以包括半导体衬底。半导体衬底可以是单晶状态，且包括含硅材料。即，半导体衬底可以包括单晶的含硅材料。例如，体硅衬底或绝缘体上硅(SOI)衬底可以用作衬底11。
随后，在衬底11上形成用于隔离元件的掩模图案12。通过利用掩模图案12作为刻蚀阻挡层来刻蚀衬底11而形成隔离沟槽13。用于形成隔离沟槽13的刻蚀工艺可以经由干法刻蚀工艺来执行。隔离沟槽13的侧壁可以是倾斜的。形成在每个区上的隔离沟槽13可以具有不同的高宽比。
这里，通过在衬底11上形成隔离沟槽13来限定多个有源区。在下文中，为了便于描述，存储区的有源区称为“第一有源区14”，高电压区的有源区称为“第二有源区15”，低电压区的有源区称为“第三有源区16”。
如图4B所示，在隔离沟槽13的表面上形成第一内衬层17。第一内衬层17修复在隔离沟槽形成工艺期间形成在隔离沟槽13的表面上的缺陷或损伤。第一内衬层17在存储区中操作为隧道绝缘层。可以利用氧化物层形成第一内衬层17。可以通过利用热氧化工艺形成氧化物层。借助热氧化工艺的特性，第一内衬层17可以形成在隔离沟槽13的表面上。
随后，沿着具有第一内衬层17的结构的表面形成第二内衬层18。第二内衬层18防止杂质扩散。第二内衬层18在存储区中操作为电荷捕获层。第二内衬层18可以利用氮化物层形成。第二内衬层18可以形成为沿着具有隔离沟槽13的结构的表面具有均匀的厚度。
接着，在第二内衬层18上形成用于填充隔离沟槽13且覆盖衬底11的整个表面的间隙填充绝缘层19。间隙填充绝缘层19可以利用氧化物层例如高密度等离子体(HDP)氧化物形成。
随后，对间隙填充绝缘层19和内衬层18执行平坦化工艺，直至暴露出掩模图案12。可以利用化学机械抛光(CMP)来执行平坦化工艺。当完成平坦化工艺时，间隙填充绝缘层19的表面和掩模图案12的表面位于同一平面，或者因为掩模图案12与间隙填充绝缘层19之间的抛光选择性差异的缘故，间隙填充绝缘层19的表面可以低于掩模图案12的表面。
因此，可以形成包括隔离沟槽13、第一内衬层17、第二内衬层18以及间隙填充绝缘层19的隔离结构20。第一内衬层17形成在隔离沟槽13的表面上。间隙填充绝缘层填充第二内衬层18上的隔离沟槽13。
另外，尽管具有现有SONOS型非易失性存储器件的嵌入式存储器在高电压区和低电压区具有带内衬层的隔离结构，但是为了防止由第二内衬层的电荷捕获特性而引起的特性恶化，在存储区的隔离结构中执行用于去除内衬层尤其是第二内衬层的单独的工艺。然而，由于根据本发明的一个实施例的非易失性存储器件利用第二内衬层18的电荷捕获特性来实现存储元件，因此可以减少制造工艺步骤。
如图4C所示，执行用于去除掩模图案12的刻蚀工艺，并且通过去除掩模图案12来执行清洁工艺以调节在衬底11之上突出的隔离结构20的高度。刻蚀工艺和清洁工艺可以执行为湿法工艺。
同时，在本发明的本实施例中，当完成刻蚀工艺和清洁工艺时，示出衬底11的表面暴露出来。但是，为了防止衬底的表面在后续工艺中损坏，可以在衬底的整个表面上保留掩蔽绝缘层(未示出)，或者可以在清洁工艺之后形成掩蔽绝缘层(未示出)。
随后，通过在分别与存储区、高电压区和低电压区相对应的衬底11上离子注入杂质来形成多个阱。更具体而言，在存储区中，在衬底11上形成第二导电类型深阱21之后，在第二导电类型深阱21上形成第一导电类型隔离阱22以与第一有源区14相对应。在高电压区和低电压区中，形成第一导电类型第一阱23和第一导电类型第二阱24，以分别与衬底11上的第二有源区15和第三有源区16相对应。
接着，可以在每个区域上离子注入用于选择性地调节阈值电压的杂质(未示出)。例如，可以通过在存储区的隔离阱22的表面上离子注入第一导电类型杂质来形成阈值电压调节区(未示出)，以调节存储器单元的阈值电压。
如图4D所示，在衬底11上开放出存储区。例如，在形成覆盖高电压区和低电压区的掩模图案25之后，利用掩模图案25作为刻蚀壁而将存储区的间隙填充绝缘层19的一部分凹陷。用于形成凹陷的间隙填充绝缘层19A的刻蚀工艺可以利用湿法刻蚀执行，以最小化提供给结构的工艺负担。例如，在间隙填充绝缘层19是氧化物层的情况下，用于形成凹陷的间隙填充绝缘层19A的刻蚀工艺可以利用缓冲氧化物刻蚀剂(BOE)溶液来执行。将隔离沟槽的上部区域的电荷捕获层(即，第二内衬层18)暴露出来，并且可以将凹陷的间隙填充绝缘层19A的刻蚀深度调节为与要经由后续工艺形成的源极和漏极中的每个的深度相对应，使得可以形成沟道。更具体而言，可以将凹陷的间隙填充绝缘层19A的刻蚀深度控制为与要经由后续工艺形成的源极和漏极中的每个的深度相同或更深。
供作参考，由于用于形成凹陷的间隙填充绝缘层19A的刻蚀工艺是用于经由湿法刻蚀操作而刻蚀间隙填充绝缘层19的一部分的简单工艺，因此，对结构造成负面影响的几率很低。
如图4E所示，在去除掩模图案25之后，在第一有源区14至第三有源区16上形成操作为栅绝缘层的绝缘层26。绝缘层26提供形成在每个区域上的晶体管所要求的栅绝缘层的厚度。形成在每个区域上的绝缘层26可以具有相同的厚度或不同的厚度。绝缘层26可以利用选自氧化物层、氮化物层、氧化物-氮化物层中的一个单层或至少两个层叠的层来形成。例如，绝缘层26可以经由热氧化利用氧化物层形成。
随后，沿着具有绝缘层26和凹陷的间隙填充绝缘层19A的结构的表面形成第三内衬层27。第三内衬层27与绝缘层一起操作为栅绝缘层，并且在存储区中操作为电荷阻挡层。第三内衬层可以利用氧化物层形成。
因此，可以在每个区的有源区上形成具有绝缘层26和第三内衬层27的层叠结构的栅绝缘层。可以在存储区的隔离沟槽13的表面上形成具有顺序层叠的第一内衬层17、第二内衬层18和第三内衬层27的内衬层(即，存储器层28)。即，在根据本发明的一个实施例中，存储器层28操作为隔离结构20的内衬层。
如图4F所示，在具有第三内衬层27的结构的整个表面上形成栅导电层，以填充凹陷的间隙填充绝缘层19A的上部部分。栅导电层可以利用含硅材料形成。硅层可以用作含硅材料。例如，栅导电层可以利用多晶硅层形成。
随后，通过顺序刻蚀栅导电层、第三内衬层27和绝缘层26而在每个区上形成栅极。即，可以经由用于栅导电层和栅绝缘层的刻蚀工艺而分别在存储区、高电压区和低电压区上形成第一栅极G1、第二栅极G2以及第三栅极G3。第一栅极G1至第三栅极G3可以是具有层叠的栅绝缘层和栅电极29的层叠结构。
可以通过在第一栅极G1至第三栅极G3中的每个的两侧下方离子注入杂质来形成源极和漏极。由于存储区的源极和漏极未在图中示出，但是在上述单位单元和单元阵列结构中描述过，因此省略详细描述。
如上所述，通过使用隔离结构20的内衬层作为SONOS型非易失性存储器件的存储器层28，可以简化非易失性存储器件的构造，可以容易地提高集成，可以防止因存储器层形成工艺而引起的特性恶化，并且可以改善逻辑兼容性。
在下文中，将参照图5和图6描述具有根据本发明的一个实施例的非易失性存储器件的微处理器和处理器。
图5是说明根据本发明的一个实施例的微处理器的结构图。
如图5所示，微处理器1000执行对从各种外部设备接收数据、处理数据、输出处理结果到外部设备的一系列过程进行控制和调谐的任务。微处理器1000包括存储单元1010、运算单元1020以及控制单元1030。微处理器1000可以是诸如中央处理单元(CPU)、图像处理单元(GPU)、数字信号处理器(DSP)以及应用处理器(AP)的各种处理单元。
存储单元1010是在微处理器1000中作为处理器寄存器或寄存器的储存数据的部分。存储单元1010可以包括数据寄存器、地址寄存器和浮点寄存器。除此之外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存地址的功能，所述地址储存用于运算单元1020要执行的运算的数据、执行运算的结果数据、以及用于运算的执行的数据。
存储单元1010可以包括前述的非易失性存储器件。包括根据前述实施例的半导体器件的存储单元1010包括具有固定阈值电压的第一晶体管以及与第一晶体管并联耦接且具有可变阈值电压的第二晶体管。第一晶体管和第二晶体管可以包括共用栅极、源极和漏极的多个单位单元。第二晶体管可以是具有存储器层的SONOS型晶体管。存储器层可以是将所述多个单位单元分隔开的隔离结构的内衬层。更具体而言，存储单元1010可以包括隔离沟槽、电荷捕获层、间隙填充绝缘层、栅极、源极、漏极。隔离沟槽形成在衬底上且限定有源区。电荷捕获层形成在隔离沟槽的表面上。间隙填充绝缘层填充隔离沟槽的一部分。栅极形成在衬底上以填充间隙填充绝缘层上的剩余的隔离沟槽。源极和漏极形成在栅极的两侧下方的有源区上。通过利用隔离结构的内衬层作为存储器层，存储单元1010可以简化非易失性存储器件的结构，并且可以提高其集成度。存储单元1010可以防止因存储器层形成工艺而引起的特性恶化且改善逻辑兼容性。因此，存储单元1010和具有存储单元1010的微处理器1000可以最小化且高性能地执行。
运算单元1020是微处理器1000中执行运算的部分。基于控制单元1030对命令译码的结果，运算单元1020执行四种算数运算或逻辑运算。运算单元1020可以包括至少一个算数逻辑单元(ALU)。
控制单元1030从存储单元1010、运算单元1020和微处理器1000的外部设备接收信号。此外，控制单元1030控制命令的提取、译码、输入和输出，并且执行由程序表示的处理。
根据本实施例的微处理器1000可以额外地包括高速缓存存储单元1040，所述高速缓存存储单元1040可以暂时储存从除存储单元1010以外的外部设备输入或者要输出至所述外部设备的数据。在这种情况下，高速缓存存储单元1040可以经由总线接口1050与存储单元1010、运算单元1020、控制单元1030交换数据。
图6是说明根据本发明的一个实施例的处理器的结构图。
参见图6，处理器1100改善性能。此外，处理器1100通过包括微处理器的执行对从各种外部设备接收数据、处理数据、输出处理结果到外部设备的一系列过程进行控制和调谐的任务的功能之外的各种功能来实现多功能。处理器1100包括核心模块1110、高速缓存存储单元1120、以及总线接口1130。本实施例的核心模块1110是对从外部设备输入的数据执行算数逻辑运算的部分。核心模块1110包括存储单元1111、运算单元1112、以及控制单元1113。处理器1100可以是诸如多核心处理器、图像处理单元(GPU)以及应用处理器(AP)的各种片上***(SoC)。
存储单元1111是处理器1100中作为处理器寄存器或寄存器来储存数据的部分。存储单元1111可以包括数据寄存器、地址寄存器和浮点寄存器。除此之外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存地址的功能，所述地址中储存用于运算单元1112要执行的运算的数据、执行运算的结果数据、以及用于运算的执行的数据。运算单元1112是处理器1100中执行运算的部分。基于控制单元1113对命令译码的结果，运算单元1112执行四种算数运算或逻辑运算。运算单元1112可以包括至少一个算数逻辑单元(ALU)。控制单元1113从存储单元1111、运算单元1112和处理器1100的外部设备接收信号。此外，控制单元1113控制命令的提取、译码、输入和输出，并且执行由程序表示的处理。
高速缓存存储单元1120是暂时储存数据以补偿高速操作的核心模块1110与低速操作的外部设备之间的数据处理速度上的差异的部分。高速缓存存储单元1120可以包括初级储存部1121、二级储存部1122以及三级储存部1123。一般地，高速缓存存储单元1120包括初级储存部1121和二级储存部1122，并且在需要高储存容量的情况下可以包括三级储存部1123。视情况需要，高速缓存存储单元1120可以包括增加数量的存储部。也就是说，在高速缓存存储单元1120中包括的储存部的数量可以根据设计而改变。初级储存部1121、二级储存部1122以及三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，初级储存部1121的速度可以最快。尽管在图6中示出所有的初级储存部1121、二级储存部1122以及三级储存部1123被配置在高速缓存存储单元1120中，但是要注意，高速缓存存储单元1120中的初级储存部1121、二级储存部1122以及三级储存部1123的全部或部分可以配置在核心模块1110的外部，并且可以补偿核心模块1110与外部设备之间的数据处理速度上的差异。另外，要注意，高速缓存存储单元1120的初级储存部1121可以布置在核心模块1110中，二级储存部1122和三级储存部1123可以配置在核心模块1110的外部以增强补偿数据处理速度上的差异的功能。
总线接口1130是连接核心模块1110和高速缓存存储单元1120且允许数据有效传输的部分。
根据本实施例的处理器1100包括多个核心模块1110，且所述多个核心模块1110可以共用高速缓存存储单元1120。所述多个核心模块1110和高速缓存存储单元1120经由总线接口1130连接。所述多个核心模块1110可以采用与前述的核心模块1110的配置相同的方式来配置。在处理器1100包括所述多个核心模块1110的情况下，高速缓存存储单元1120的初级储存部1121可以对应于所述多个核心模块1110的数目而配置在每个核心模块1110中，二级储存部1122和三级储存部1123可以采用经由总线接口1130被共用的方式配置在所述多个核心模块1110的外部。初级储存部1121的处理速度可以比二级储存部1122和三级储存部1123的处理速度快。
根据本实施例的处理器1100还包括储存数据的嵌入式存储单元1140、以有线方式或无线方式传送数据到外部设备以及从外部设备接收数据的通信组件单元1150、驱动外部存储器件的存储控制单元1160、以及对处理器1100中准备的数据或从外部输入设备输入的数据进行处理且将处理的数据输出至外部接口设备的媒体处理单元1170。除此之外，处理器1100可以包括多个组件。在这种情况下，加入的所述多个组件可以经由总线接口1130与核心模块1110和高速缓存存储单元1120相互之间交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)等。非易失性存储器可以包括ROM(只读存储器)、NOR(或非型)快闪存储器、NAND(与非型)快闪存储器、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。具体地，嵌入式存储单元1140可以包括根据前述实施例的非易失性存储器件作为非易失性存储器。
包括根据前述实施例的半导体器件的嵌入式存储单元1140包括具有固定阈值电压的第一晶体管和与第一晶体管并联耦接、具有可变阈值电压的第二晶体管。第一晶体管和第二晶体管可以包括共用栅极、源极、漏极的多个单位单元。第二晶体管可以是具有存储器层的SONOS型晶体管。存储器层可以是将所述多个单位单元隔离开的隔离结构的内衬层。更具体而言，嵌入式存储单元1140可以包括隔离沟槽、电荷捕获层、间隙填充绝缘层、栅极、源极、漏极。隔离沟槽形成在衬底上且限定有源区。电荷捕获层形成在隔离沟槽的表面上。间隙填充绝缘层填充隔离沟槽的一部分。栅极形成在衬底上以填充间隙填充绝缘层上的剩余隔离沟槽。源极和漏极形成在栅极的两侧下方的有源区上。嵌入式存储单元1140可以简化非易失性存储器件的结构，且可以通过使用隔离沟槽的内衬层作为存储器层来提高其集成度。嵌入式存储单元1140可以防止因存储器层形成工艺而引起的特性恶化并且改善逻辑兼容性。因此，嵌入式存储单元1140和具有嵌入式存储单元1140的处理器1100可以最小化且以高性能操作。
通信组件单元1150可以包括可与有线网络连接的组件和可与无线网络连接的组件。有线网络组件可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等。无线网络组件可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等。
存储控制单元1160是为了管理在处理器1100与根据不同通信标准操作的外部储存设备之间传输的数据。存储控制单元1160可以包括各种存储控制器，例如，用于控制如下各项的控制器：IDE(集成设备电子)、SATA(串行高级技术附件)、SCSI(小型计算机***接口)、RAID(独立磁盘冗余阵列)、SSD(固态磁盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等。
媒体处理单元1170处理在处理器1100中所处理的数据和从外部输入设备输入的数据，并且输出处理的数据至外部接口设备以便以图像、声音和其它形式来传输。媒体处理单元1170可以包括图像处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
尽管已参照具体的实施例描述了本发明，但对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种具有多个单位单元的非易失性存储器件，所述多个单位单元中的每个包括：
第一晶体管，所述第一晶体管适于具有固定的阈值电压；以及
第二晶体管，所述第二晶体管适于与所述第一晶体管并联耦接且具有可变的阈值电压。
2.如技术方案1所述的非易失性存储器件，其中，所述第一晶体管和所述第二晶体管共用栅极、源极和漏极。
3.如技术方案1所述的非易失性存储器件，其中，所述第二晶体管包括具有存储器层的硅-氧化物-氮化物-氧化物-硅型晶体管。
4.如技术方案3所述的非易失性存储器件，其中，所述存储器层包括隔离结构的内衬层，其中所述隔离结构将所述多个单位单元隔离开。
5.一种非易失性存储器件，包括：
隔离沟槽，所述隔离沟槽形成在衬底上且限定有源区；
电荷捕获层，所述电荷捕获层形成在所述隔离沟槽的表面上；
间隙填充绝缘层，所述间隙填充绝缘层将所述电荷捕获层上的隔离沟槽部分地填充；
栅极，所述栅极形成在所述衬底上，并且填充所述间隙填充绝缘层上的剩余的隔离沟槽；以及
源极和漏极，所述源极和所述漏极形成在所述栅极的两侧下方的有源区上。
6.如技术方案5所述的非易失性存储器件，还包括：
隧道绝缘层，所述隧道绝缘层形成在所述隔离沟槽与所述电荷捕获层之间；以及
电荷阻挡层，所述电荷阻挡层形成在所述电荷捕获层上，且扩展到所述有源区。
7.如技术方案5所述的非易失性存储器件，还包括：
栅绝缘层，所述栅绝缘层形成在所述电荷阻挡层与所述有源区之间。
8.如技术方案7所述的非易失性存储器件，其中，所述电荷捕获层包括氮化物层，所述隧道绝缘层、所述栅绝缘层以及所述电荷阻挡层包括氧化物层。
9.如技术方案5所述的非易失性存储器件，还包括：
阈值电压调节区，所述阈值电压调节区形成在所述源极与所述漏极之间的有源区上。
10.如技术方案9所述的非易失性存储器件，其中，所述阈值电压调节区的底平面高于所述源极和所述漏极中的每个的底平面。
11.如技术方案5所述的非易失性存储器件，其中，所述间隙填充绝缘层填充所述隔离沟槽的下部区域并且暴露出所述隔离沟槽的上部区域的电荷捕获层。
12.如技术方案5所述的非易失性存储器件，其中，所述间隙填充绝缘层的上平面具有与所述源极和所述漏极中的每个的底平面的高度大体相同的高度或更低的高度。
13.一种非易失性存储器件，包括：
隔离沟槽，所述隔离沟槽形成在衬底上并且限定有源区；
第一导电类型隔离阱，所述第一导电类型隔离阱形成在所述衬底上且与所述有源区相对应；
存储器层，所述存储器层形成在所述隔离沟槽的表面上；
间隙填充绝缘层，所述间隙填充绝缘层将所述存储器层上的隔离沟槽部分地填充；
栅极，所述栅极形成在所述衬底上，并且填充所述间隙填充绝缘层上的剩余的隔离沟槽；
第二导电类型源极和第二导电类型漏极，所述第二导电类型源极和所述第二导电类型漏极形成在所述栅极的两侧下方的有源区上；以及
第一导电类型阈值电压调节区，所述第一导电类型阈值电压调节区形成在所述第二导电类型源极和所述第二导电类型漏极之间的有源区上。
14.如技术方案13所述的非易失性存储器件，其中，所述存储器层包括：
隧道绝缘层，所述隧道绝缘层形成在所述隔离沟槽的表面上；
电荷捕获层，所述电荷捕获层形成在所述隧道绝缘层上；以及
电荷阻挡层，所述电荷阻挡层形成在所述电荷捕获层上且扩展到所述有源区。
15.如技术方案13所述的非易失性存储器件，其中，所述第一导电类型阈值电压调节区的底平面高于所述第二导电类型源极和所述第二导电类型漏极中的每个的底平面。
16.如技术方案13所述的非易失性存储器件，其中，所述间隙填充绝缘层的上平面具有与所述第二导电类型源极和所述第二导电类型漏极中的每个的底平面的高度大体相同的高度或更低的高度。
17.如技术方案13所述的非易失性存储器件，其中，在所述非易失性存储器件的编程操作中，使用热载流子注入过程或FN隧穿过程。
18.如技术方案17所述的非易失性存储器件，其中，在所述编程操作使用热载流子注入过程的情况下，所述第一导电类型阈值电压调节区的杂质掺杂浓度高于所述第一导电类型隔离阱的杂质掺杂浓度。
19.如技术方案13所述的非易失性存储器件，其中，在所述非易失性存储器件的擦除操作中，使用带带隧穿过程或FN隧穿过程。
20.如技术方案19所述的非易失性存储器件，其中，在所述擦除操作使用FN隧穿过程的情况下，进一步在所述衬底上的所述第一导电类型隔离阱下方形成第二导电类型深阱。

Claims (8)

1.一种非易失性存储器件，包括：
隔离沟槽，所述隔离沟槽形成在衬底上并且限定有源区；
第一导电类型隔离阱，所述第一导电类型隔离阱形成在所述衬底上且与所述有源区相对应；
存储器层，所述存储器层形成在所述隔离沟槽的表面上；
间隙填充绝缘层，所述间隙填充绝缘层将所述存储器层上的隔离沟槽部分地填充；
栅极，所述栅极形成在所述衬底上，并且填充所述间隙填充绝缘层上的剩余的隔离沟槽；
第二导电类型源极和第二导电类型漏极，所述第二导电类型源极和所述第二导电类型漏极形成在所述栅极的两侧下方的有源区上；以及
第一导电类型阈值电压调节区，所述第一导电类型阈值电压调节区形成在所述第二导电类型源极和所述第二导电类型漏极之间的有源区上。
2.如权利要求1所述的非易失性存储器件，其中，所述存储器层包括：
隧道绝缘层，所述隧道绝缘层形成在所述隔离沟槽的表面上；
电荷捕获层，所述电荷捕获层形成在所述隧道绝缘层上；以及
电荷阻挡层，所述电荷阻挡层形成在所述电荷捕获层上且扩展到所述有源区。
3.如权利要求1所述的非易失性存储器件，其中，所述第一导电类型阈值电压调节区的底平面高于所述第二导电类型源极和所述第二导电类型漏极中的每个的底平面。
4.如权利要求1所述的非易失性存储器件，其中，所述间隙填充绝缘层的上平面具有与所述第二导电类型源极和所述第二导电类型漏极中的每个的底平面的高度大体相同的高度或更低的高度。
5.如权利要求1所述的非易失性存储器件，其中，在所述非易失性存储器件的编程操作中，使用热载流子注入过程或FN隧穿过程。
6.如权利要求5所述的非易失性存储器件，其中，在所述编程操作使用热载流子注入过程的情况下，所述第一导电类型阈值电压调节区的杂质掺杂浓度高于所述第一导电类型隔离阱的杂质掺杂浓度。
7.如权利要求1所述的非易失性存储器件，其中，在所述非易失性存储器件的擦除操作中，使用带带隧穿过程或FN隧穿过程。
8.如权利要求7所述的非易失性存储器件，其中，在所述擦除操作使用FN隧穿过程的情况下，进一步在所述衬底上的所述第一导电类型隔离阱下方形成第二导电类型深阱。
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