CN108053850B - 一种开关***及动态随机存储器 - Google Patents
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Abstract
本发明涉及半导体技术领域,尤其涉及一种开关***,应用于一极低温环境下;开关***包括:全耗尽型的SOI器件,包括源极、栅极、漏极以及衬底;温度反馈电路,包括一温度采样端和一电压输出端;电压输出端连接衬底;温度反馈电路通过温度采样端采集外部环境的温度信号,并根据采集到的温度信号生成用于调节衬底中电压的一调节电压;温度反馈电路通过一电压输出端与SOI器件的衬底连接,用于输出调节电压至衬底中;SOI器件在调节电压的调节下进行工作;能够避免低温环境造成的器件中载流子冻结的情况产生,进而避免翘曲效应的产生,提高器件性能。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种开关***及动态随机存储器。
背景技术
SOI(Silicon-On-Insulator绝缘衬底上的硅,简称SOI)技术是在顶层硅和背衬底之间引入了一层埋氧化层,如图1所示。通过在绝缘体上形成半导体薄膜,SOI材料具有了体硅所无法比拟的优点:可以实现集成电路中元器件的介质隔离,彻底消除了体硅CMOS(Complementary Metal Oxide Semiconductor互补金属氧化物半导体,简称CMOS)电路中的寄生闩锁效应;采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势,因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。通常根据在绝缘体上的硅膜厚度将SOI分成薄膜全耗尽结构和厚膜部分耗尽结构。由于SOI的介质隔离,制作在厚膜SOI结构上的器件正、背界面的耗尽层之间不互相影响,在它们中间存在一中性体区,这一中性体区的存在使得硅体处于电学浮空状态,产生了两个明显的寄生效应,一个是翘曲效应,另一个是器件源漏之间形成的基极开路NPN寄生晶体管效应。如果将这一中性区经过一体接触接地,则厚膜器件工作特性便和体硅器件特性几乎完全相同。而基于薄膜SOI结构的器件由于硅膜的全部耗尽完全消除翘曲效应,且这类器件具有低电场、高跨导、良好的短沟道特性和接近理想的亚阈值斜率等优点。因此薄膜全耗尽SOI应该是非常有前景的SOI结构。
极端低温环境指微电子器件工作的环境温度低于-153摄氏度。此时,芯片工作的环境温度低于商业芯片工作温度标准,一般为-40~+85摄氏度,甚至低于军用芯片的工作温度标注,即-55~+125摄氏度。例如,在月球表面背阳处的温度可低至-180摄氏度,即93开尔文,而在太空中空间的背景温度可低至-269摄氏度,即4开尔文。在极端低温下,许多半导体器件会表现出不同的特征,如迁移率增大、阈值电压升高、亚阈值摆幅减小、饱和速率增大、源漏电荷共享效应减小、栅感应漏极电流减小等,同时会出现载流子冻结效应,而载流子冻结效应又会导致翘曲效应、延迟截至效应、迟滞效应等。在航天应用中,为了保证航天器电路***正常工作,许多电路需要在保温箱内运行,增加了***的复杂度和成本。
发明内容
针对上述问题,本发明提出了一种开关***,其中,应用于一极低温环境下;所述开关***包括:
全耗尽型的SOI器件,包括源极、栅极、漏极以及衬底;
温度反馈电路,包括一温度采样端和一电压输出端;
所述电压输出端连接所述衬底;
所述温度反馈电路通过所述温度采样端采集外部环境的温度信号,并根据采集到的所述温度信号生成用于调节所述衬底中电压的一调节电压;
所述温度反馈电路通过所述电压输出端与所述SOI器件的所述衬底连接,用于输出所述调节电压至所述衬底中;
所述SOI器件在所述调节电压的调节下进行工作。
上述的开关***,其中,所述温度反馈电路包括:
温度传感器,通过所述温度采样端采集所述外部环境中的温度信号;
所述温度传感器通过一温度采集输出端将所述温度信号输出;
处理器,通过一温度采集输入端与所述温度传感器的所述温度采集输出端连接,以接收所述温度信号,并根据所述温度信号生成一控制信号;
所述处理器通过一控制输出端将所述控制信号输出;
基准电压源,通过一控制接收端与所述处理器的所述控制输出端连接,以接收并根据所述控制信号生成所述调节电压;
所述基准电压源通过所述控制输出端与所述SOI器件的所述衬底连接,以将所述调节电压输出至所述衬底中。
上述的开关***,其中,所述温度传感器通过所述温度采集输出端输出的所述温度信号为模拟信号;
所述处理器中包括一模数转换单元;
所述模数转换单元用于将所述温度信号从模拟信号转换为数字信号。
上述的开关***,其中,还包括:
温度保持器,用于为所述温度反馈电路加热,以将所述温度反馈电路保持在一预设工作温度。
上述的开关***,其中,所述SOI器件的所述衬底包括一边缘结构;
所述温度反馈电路的所述电压输出端与所述边缘结构连接。
上述的开关***,其中,所述边缘结构具有暴露出的一上表面;
所述电压输出端与所述边缘结构的上表面连接。
一种动态随机存储器,其中,包括如上任一所述的开关***。
有益效果:本发明提出的一种开关***,能够避免低温环境造成的器件中载流子冻结的情况产生,进而避免翘曲效应的产生,提高器件性能。
附图说明
图1为现有的SOI器件的结构示意图;
图2为本发明一实施例中开关***的结构示意图;
图3为本发明一实施例中温度反馈电路的结构示意图;
图4为本发明一实施例中开关***的结构示意图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
如图2所示,在一个较佳的实施例中,提出了一种开关***,其中,可以应用于一极低温环境下;该开关***可以包括:
全耗尽型的SOI器件10,包括源极、栅极、漏极以及衬底;
温度反馈电路20,包括一温度采样端和一电压输出端;
电压输出端连接衬底;
温度反馈电路20通过温度采样端采集外部环境的温度信号,并根据采集到的温度信号生成用于调节衬底中电压的一调节电压;
温度反馈电路20通过电压输出端与SOI器件10的衬底连接,用于输出调节电压至衬底中;
SOI器件10在调节电压的调节下进行工作。
上述技术方案中,在极低温的环境下,全耗尽型的SOI器件10一般会出现载流子冻结的情况,这会导致翘曲效应、延迟截至效应、迟滞效应等不利于SOI器件10的情况,从而对SOI器件10在极低温环境下的运行造成影响;采用本发明中的技术方案后,以SOI器件10为PMOS器件为例,利用温度反馈电路20,实现温度反馈电路20输出至SOI器件10的衬底中的调节电压与采集到的外部环境的温度信号呈负相关,即当采集的温度信号反映的温度值越低时,输出至衬底中的调节电压的电压值越高,反之,当采集的温度信号反映的温度值越高时,输出至衬底中的调节电压的电压值越低。
在一个较佳的实施例中,极低温环境的温度为-273.15℃~-153℃。
如图3所示,在一个较佳的实施例中,温度反馈电路20包括:
温度传感器21,通过温度采样端采集外部环境中的温度信号;
温度传感器21通过一温度采集输出端将温度信号输出;
处理器22,通过一温度采集输入端与温度传感器21的温度采集输出端连接,以接收温度信号,并根据温度信号生成一控制信号;
处理器22通过一控制输出端将控制信号输出;
基准电压源23,通过一控制接收端与处理器22的控制输出端连接,以接收并根据控制信号生成调节电压;
基准电压源23通过控制输出端与SOI器件10的衬底连接,以将调节电压输出至衬底中。
上述技术方案中,处理器22中可以存储有具有温度信号反映的每个温度值相对应的每个控制信号的信息列表,以控制基准电压源23输出的调节电压的电压值;上述的信息列表还可以存储在外部的存储介质中。
上述实施例中,优选地,温度传感器21通过温度采集输出端输出的温度信号为模拟信号;
处理器22中包括一模数转换单元;
模数转换单元用于将温度信号从模拟信号转换为数字信号。
如图4所示,在一个较佳的实施例中,还可以包括:
温度保持器30,用于为温度反馈电路20加热,以将温度反馈电路20保持在一预设工作温度。
上述实施例中,优选地,预设工作温度为-40℃~85℃,举例来说,可以是-20℃,或0℃,或20℃,或40℃,或60℃等。
如图4所示,在一个较佳的实施例中,SOI器件10的衬底包括一边缘结构15;
温度反馈电路20的电压输出端与边缘结构15连接。
如图4所示,上述实施例中,优选地,边缘结构具有暴露出的一上表面;
电压输出端与边缘结构15的上表面连接。
上述技术方案中,如图4所示,该边缘结构15可以是与硅衬底具有相同材质的结构,例如为硅材质;并且该边缘结构15可以与SOI器件10的衬底的底部进行连接;边缘结构15与源极或漏极之间可以通过隔离结构进行隔离。
实施例二
在一个较佳的实施例中,还提出了一种动态随机存储器,其中,可以包括如上任一的开关***。
上述技术方案中,动态随机存储器可以是增强型动态随机存储器;其存储单元阵列可以均采用耗尽型的SOI器件,存储单元阵列中的每个存储单元可以具有对应的温度反馈电路,或者共享一个温度反馈电路。
综上所述,本发明提出的一种开关***,应用于一极低温环境下;开关***包括:全耗尽型的SOI器件,包括源极、栅极、漏极以及衬底;温度反馈电路,包括一温度采样端和一电压输出端;电压输出端连接衬底;温度反馈电路通过温度采样端采集外部环境的温度信号,并根据采集到的温度信号生成用于调节衬底中电压的一调节电压;温度反馈电路通过一电压输出端与SOI器件的衬底连接,用于输出调节电压至衬底中;SOI器件在调节电压的调节下进行工作;能够避免低温环境造成的器件中载流子冻结的情况产生,进而避免翘曲效应的产生,提高器件性能。
通过说明和附图,给出了具体实施方式的特定结构的典型实施例,基于本发明精神,还可作其他的转换。尽管上述发明提出了现有的较佳实施例,然而,这些内容并不作为局限。
对于本领域的技术人员而言,阅读上述说明后,各种变化和修正无疑将显而易见。因此,所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容,都应认为仍属本发明的意图和范围内。
Claims (7)
1.一种开关***,其特征在于,应用于一极低温环境下;所述开关***包括:
全耗尽型的SOI器件,包括源极、栅极、漏极以及衬底;
温度反馈电路,包括一温度采样端和一电压输出端;
所述电压输出端连接所述衬底;
所述温度反馈电路通过所述温度采样端采集外部环境的温度信号,并根据采集到的所述温度信号生成用于调节所述衬底中电压的一调节电压;
所述温度反馈电路通过所述电压输出端与所述SOI器件的所述衬底连接,用于输出所述调节电压至所述衬底中;
所述SOI器件在所述调节电压的调节下进行工作;
所述极低温环境的温度为-273.15℃~-153℃。
2.根据权利要求1所述的开关***,其特征在于,所述温度反馈电路包括:
温度传感器,通过所述温度采样端采集所述外部环境中的温度信号;
所述温度传感器通过一温度采集输出端将所述温度信号输出;
处理器,通过一温度采集输入端与所述温度传感器的所述温度采集输出端连接,以接收所述温度信号,并根据所述温度信号生成一控制信号;
所述处理器通过一控制输出端将所述控制信号输出;
基准电压源,通过一控制接收端与所述处理器的所述控制输出端连接,以接收并根据所述控制信号生成所述调节电压;
所述基准电压源通过所述控制输出端与所述SOI器件的所述衬底连接,以将所述调节电压输出至所述衬底中。
3.根据权利要求2所述的开关***,其特征在于,所述温度传感器通过所述温度采集输出端输出的所述温度信号为模拟信号;
所述处理器中包括一模数转换单元;
所述模数转换单元用于将所述温度信号从模拟信号转换为数字信号。
4.根据权利要求1所述的开关***,其特征在于,还包括:
温度保持器,用于为所述温度反馈电路加热,以将所述温度反馈电路保持在一预设工作温度。
5.根据权利要求1所述的开关***,其特征在于,所述SOI器件的所述衬底包括一边缘结构;
所述温度反馈电路的所述电压输出端与所述边缘结构连接。
6.根据权利要求5所述的开关***,其特征在于,所述边缘结构具有暴露出的一上表面;
所述电压输出端与所述边缘结构的上表面连接。
7.一种动态随机存储器,其特征在于,包括如权利要求1~6任一所述的开关***。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1846274A (zh) * | 2003-08-29 | 2006-10-11 | 因芬尼昂技术股份公司 | 用于存储开关的受控衬底电压 |
CN1917081A (zh) * | 2005-08-17 | 2007-02-21 | 奇梦达股份公司 | 半导体存储器件 |
KR100744131B1 (ko) * | 2006-02-21 | 2007-08-01 | 삼성전자주식회사 | 냉온에서 동작 속도가 향상되는 메모리 집적회로 장치 |
US7580299B2 (en) * | 2007-01-23 | 2009-08-25 | Hynix Semiconductor Inc. | Circuit for generating a reference voltage |
CN104571216A (zh) * | 2013-10-22 | 2015-04-29 | 爱思开海力士有限公司 | 半导体存储装置及其温度控制方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1846274A (zh) * | 2003-08-29 | 2006-10-11 | 因芬尼昂技术股份公司 | 用于存储开关的受控衬底电压 |
CN1917081A (zh) * | 2005-08-17 | 2007-02-21 | 奇梦达股份公司 | 半导体存储器件 |
KR100744131B1 (ko) * | 2006-02-21 | 2007-08-01 | 삼성전자주식회사 | 냉온에서 동작 속도가 향상되는 메모리 집적회로 장치 |
US7580299B2 (en) * | 2007-01-23 | 2009-08-25 | Hynix Semiconductor Inc. | Circuit for generating a reference voltage |
CN104571216A (zh) * | 2013-10-22 | 2015-04-29 | 爱思开海力士有限公司 | 半导体存储装置及其温度控制方法 |
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