CN108022930A - 形成半导体器件结构的方法以及半导体器件结构 - Google Patents

形成半导体器件结构的方法以及半导体器件结构 Download PDF

Info

Publication number
CN108022930A
CN108022930A CN201711020533.6A CN201711020533A CN108022930A CN 108022930 A CN108022930 A CN 108022930A CN 201711020533 A CN201711020533 A CN 201711020533A CN 108022930 A CN108022930 A CN 108022930A
Authority
CN
China
Prior art keywords
gate
area
control gate
floating grid
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711020533.6A
Other languages
English (en)
Other versions
CN108022930B (zh
Inventor
T·梅尔德
R·里希特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN108022930A publication Critical patent/CN108022930A/zh
Application granted granted Critical
Publication of CN108022930B publication Critical patent/CN108022930B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开的实施例涉及形成半导体器件结构的方法以及半导体器件结构。本公开提供了一种半导体器件结构，其包括在半导体衬底的第一区域之中和上方的非易失性存储器(NVM)器件结构和在不同于第一区域的半导体衬底的第二区域之中和上方形成的逻辑器件。NVM器件结构包括浮置栅极、第一选择栅极和至少一个控制栅极。逻辑器件包括设置在第二区域上的逻辑栅极和设置在与逻辑栅极邻近的第二区域中的源极/漏极区域。控制栅极在浮置栅极之上延伸，以及第一选择栅极通过绝缘材料层部分与浮置栅极横向隔开。在形成半导体器件结构时，浮置栅极在形成控制栅极和逻辑器件之前形成。

Description

形成半导体器件结构的方法以及半导体器件结构
技术领域
本公开涉及形成半导体器件结构的方法以及涉及半导体器件结构。特别地，本公开涉及一种形成有具有非易失性存储器器件的存储器器件结构的半导体器件结构以及涉及具有高级技术节点的与存储器器件集成在一起的逻辑器件。
背景技术
目前，半导体存储技术代表了一些最常用的数据存储技术。一般而言，半导体存储器利用诸如晶体管或电容器的基于半导体的电路元件来存储信息。典型地，常用的半导体芯片典型地包含数百万个这样的电路元件，并且开发努力继续以提高单个芯片上电路元件的集成密度为目标。
半导体存储器以两种基本形式存在：作为易失性存储器和非易失性存储器。在现代计算机中，主存储几乎仅由动态易失性半导体存储器或动态随机存取存储器(DRAM)组成。自从世纪之交以来，被称为“闪速存储器”的一类非易失性半导体存储器已经稳定地获得作为家用电脑的离线存储的份额。非易失性半导体存储器也越来越多地用于各种先进的电子设备和专用计算机中的二次存储。
对更多的移动性、更高的集成密度和更低的功耗的越来越多的需求不断地将复杂的电子设备(例如，微芯片)的发展推向当前制造技术的极限。特别地，例如由诸如物联网(IoT)的发展驱动的对移动性的需求的增加使得对非易失性存储器器件越来越感兴趣。例如，闪速存储器技术的市场从1998年的11％的份额迅速增加到2006年的32％以上。同时，DRAM技术在市场上的份额从61％下降到56％并持续缩小。由于在写入耐久性、写入电压和功率消耗方面，非易失性存储器与诸如DRAM的现有技术相比，具有不可挑战的性能优势，因此不会改变这一趋势。
如上所述，闪速存储器是可以被电擦除和重新编程的电子非易失性计算机存储介质的流行示例，该闪速存储器将信息存储在例如由浮置栅极晶体管制成的存储器单元阵列中。在此，单级单元(SLC)器件(每个单元仅存储一位信息)和包括三级单元(TLC)器件的多级单元(MLC)器件(每个单元可以存储多于一位的信息)可以根据闪速存储器技术而容易地实现。在大多数类型的闪速存储器中，电荷存储结构通过被嵌入到所谓的“控制栅极”的栅极电介质中的导电(典型地，多晶硅)层(浮置栅极)或非导电(诸如SONOS器件中的氮化硅Si3N4)层的方式提供。特别地，浮置栅极和控制栅极在物理上和电气上彼此隔开：浮置栅极通过夹在浮置栅极与下伏沟道区域之间的栅极电介质以及通过夹在控制栅极与浮置栅极之间的电介质而被电隔离。
在闪速存储器中，在提供一定电压(“读取电压”)时的由控制栅极和电荷存储结构(例如，SONOS器件中的浮置栅极或氮化物层)形成的晶体管的阈值电压特性由保留在电荷存储结构上的电荷量控制。特别地，对于电荷存储结构上的给定的电荷水平，在晶体管“接通”之前存在必须被施加到控制栅极的相应电压(阈值)，即，允许电流在晶体管的源极与漏极区域之间的流动。SLC器件通过仅将浮置栅极编程为单个阈值电压电平并且擦除编程的阈值电压电平来实现，而MLC器件允许将浮置栅极编程为在阈值电压窗口内的任何阈值电压电平。阈值电压窗口的大小由器件的最小和最大阈值电平限定，这进而对应于可被编程到浮置栅极上的电荷的范围。
一般而言，阈值窗口依赖于存储器器件特性、操作条件和历史。例如，在对浮置栅极充电时，浮置栅极上的电荷(例如，通过Fowler-Nordheim隧道注入到浮置栅极中的电子)屏蔽(部分地消除)由被提供有电压的控制栅极施加的电场，因此晶体管的阈值电压增加。这意味着现在必须将更高的电压施加到控制栅极以使沟道导通。为了读取来自晶体管的一个值，将不带电的晶体管的阈值电压与增加的阈值电压之间的中间电压施加到控制栅极。如果该沟道在该中间电压下导通，则浮置栅极不被改变，因此逻辑“1”被存储在栅极中。如果沟道在该中间电压下不导通，则表示浮置栅极被充电，因此逻辑上“0”被存储在栅极上。逻辑上“0”或“1”的存在通过确定晶体管的导电性状态，也就是，确定在中间电压下电流是否在晶体管的源极与漏极之间流动来感测。
闪速存储器的存储器单元典型地可以被布置成“NOR”架构，其中每个单元被直接耦合到位线，或者被布置成“NAND”架构，其中存储器单元被耦合到单元的“串”，以使得串中的每个单元被间接地耦合到位线并且需要激活串的其他单元用于访问。
随着诸如IoT、移动应用和汽车应用的应用的日益流行，以及对更高集成密度和/或更高性能和/或更低功耗的持续需求，期望开发一种在如从制造具有先进技术节点的逻辑器件的工艺流程所知的采用先进制造技术的标准制造流程中的用于实现非易失性存储器的简单的方法。
发明内容
以下给出本发明的简化摘要，以提供对本发明的某些方面的基本理解。此摘要并非本发明的详尽概述。它并非旨在识别本发明的关键或核心要素或描绘本发明的范围。其唯一目的是要以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。
在本公开的第一方面中，提供了一种形成半导体器件结构的方法。根据本文的一些示例性实施例，该方法包括：在半导体衬底的第一区域之中和上方形成非易失性存储器(NVM)器件结构，所述NVM器件结构包括浮置栅极、第一选择栅极和至少一个控制栅极；以及在不同于所述第一区域的所述半导体衬底的第二区域之中和上方形成逻辑器件，其中所述逻辑器件包括设置在所述第二区域上的逻辑栅极和设置在与所述逻辑栅极邻近的所述第二区域中的源极/漏极区域，其中所述控制栅极在所述浮置栅极之上延伸，以及其中所述第一选择栅极通过绝缘材料层部分与所述浮置栅极横向隔开。在形成半导体器件结构时，浮置栅极在形成控制栅极和逻辑器件之前形成。
根据本公开的第二方面，提供了一种半导体器件结构。根据本文的一些示例性实施例，所述半导体器件结构包括：形成在半导体衬底的第一区域之中和上方的非易失性存储器(NVM)器件结构，所述NVM器件结构包括浮置栅极、第一选择栅极、第二选择栅极和至少一个控制栅极，其中所述控制栅极在所述浮置栅极之上延伸，其中所述第一和第二选择栅极通过设置在所述浮置栅极的相对侧的相应的绝缘材料层部分而与所述浮置栅极横向隔开；以及形成在不同于所述第一区域的所述半导体衬底的第二区域之中和上方的逻辑器件，其中所述逻辑器件包括设置在所述第二区域上的逻辑栅极和设置在与所述逻辑栅极邻近的所述第二区域中的源极/漏极区域，其中所述控制栅极和所述第一和第二选择栅极中的一个被一体地形成。
附图说明
通过结合附图参考以下描述，可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1示意性地示例出根据本公开的一些示例性实施例的非易失性存储器器件结构的电路图；
图2以横截面视图示意性地示例出根据本公开的一些示例性实施例的半导体器件结构；以及
图3a-3m以横截面视图示意性地示例出根据本公开的一些示例性实施例的形成半导体器件结构的工艺。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本发明限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等同物和替代物。
具体实施方式
下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循***相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、***和装置，以便不使本领域的技术人员公知的细节混淆本发明。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。要指出的是，诸如“第一器件/结构/元件/组件/步骤/工艺/层等”的任何枚举不一定指示任何优先级或次序，但是可以主要表示在被提及、陈述或描述作为“第二器件/结构/元件/组件/步骤/工艺/层等”等等的至少一个其它器件/结构/元件/组件/步骤/工艺/层等之前提及、陈述或描述的器件/结构/元件/组件/步骤/工艺/层等的枚举。
在各方面中，本公开涉及半导体器件结构，其中半导体器件结构被集成在芯片上或芯片中。根据本公开的一些示例性实施例，半导体器件结构可以包括至少一个另外的半导体器件，例如，晶体管结构、电容器结构等。
本公开的半导体器件结构可以涉及通过使用先进技术制造的结构，即，半导体器件结构可以由应用于接近小于100nm，例如，小于50nm或小于35nm，例如，在22nm或以下的技术节点的技术制造出。在完整阅读本申请之后，本领域技术人员将理解，根据本文所述的一些示例性示例，可以施加小于或等于45nm，例如，在22nm或以下的基准规则。在完整阅读本申请之后，本领域技术人员将理解，在一些实施例中，本公开提出了具有小于100nm，例如，小于50nm或小于35nm或小于22nm的最小长度尺寸和/或宽度尺寸的电容器结构。例如，本公开可以提供通过使用45nm技术或以下，例如，22nm或甚至更低来制造出的结构。
半导体器件的制造包括前端(FEOL)制程，其中半导体器件可以直接形成在衬底中和衬底上。在此，原始晶片可以通过例如借助外延的超纯的、实质上无缺陷的硅层的生长来进行工程化。一些方法可以包括引入其中沉积有诸如硅-锗(SiGe)或碳化硅(SiC)的硅变体的应变步骤，导致改善的电子迁移率。称为绝缘体上半导体(SOI)技术(例如，绝缘体上硅)的另一种方法涉及在原始晶片与后续半导体材料的薄层之间***绝缘层，导致具有减少的寄生效应的晶体管的创建。在前端表面工程之后，形成(例如，生长)栅极电介质(例如，二氧化硅和/或氧化铪)、在栅极电介质上形成栅极电极材料、图案化栅极结构、形成源极和漏极区域、以及随后植入和/或扩散掺杂剂以实现所需的电性能。在DRAM器件中，也可以在此时制造存储电容器，如下面关于本公开的一些示例性实施例将描述的。
在完成FEOL制程之后，执行所谓的后端(BEOL)制程，其中由电介质层隔离的金属互连布线在形成于衬底之上的多个金属化层中形成。
图1示意性地示出了根据本公开的一些示例性实施例提供的非易失性存储器器件结构1的电路图。
根据本公开的一些示例性实施例，非易失性存储器(NVM)器件结构可以包括浮置栅极型的存储器单元M1和浮置栅极型的存储器单元M2。存储器单元M1可以耦合到存储器单元M1的漏极侧的位线BL1，以及存储器单元M2可以耦合到存储器单元M2的漏极侧的位线BL2。这并不是对本公开进行任何限制，并且本领域技术人员将理解，位线BL1和BL2可以是两个分开的位线或者可以被电耦合。在存储器单元M1的源极侧，存储器单元M1可以被耦合到源极线CSL。类似地，存储器单元M2可以耦合到源极线CSL。
根据本公开的一些示例性实施例，源极线CSL可以是所谓的“公共源极线”，其中多个存储器单元，即，至少存储器单元M1和M2以及附加存储器单元(未示例出)可以被耦合到该“公共源极线”。
根据本公开的一些示例性实施例，存储器单元M1可以包括形成为与浮置栅极FG1邻近的控制栅极CG1，以及存储器单元M2可以包括形成为与浮置栅极FG2邻近的控制栅极CG2。
在完整阅读本公开之后，本领域技术人员将理解，NVM器件结构1可以进一步包括附加的位线(未示例出)以及与存储器单元M1和M2类似的附加存储器单元(未示例出)。特别地，如图1中示意性所示例的电路布置可以是重复的。一般而言，NVM器件结构1可以包括在相应的存储器单元M1...Mn的漏极侧被耦合到存储器单元M1...Mn的位线BL1...BLn(n是大于1的整数，n＞1)。存储器单元M1...Mn的至少一个子集可以在其源极侧被耦合到源极线CSL，也就是，存储器单元M1...Mi可以被耦合到源极线CSL，其中i是满足1＜i≤n的整数。
图1示意性地示例出耦合在其相应的位线与源极线之间的一个存储器单元。这并不是对本公开进行任何限制，并且本领域技术人员在完整阅读之后将理解，多于一个的存储器单元可以被串联地布置在位线与源极线之间。
参考图1，具有选择栅极SG1的MOSFET型选择器件可以在存储器单元M1的漏极侧被耦合在位线BL1与存储器单元M1之间。此外，包括选择栅极SG2的MOSFET型选择器件可以在存储器单元M1的源极侧被耦合在存储器单元M1与源极线CSL之间。
根据本公开的一些示例性实施例，例如，如图1所示例，具有选择栅极SG3的MOSFET型选择器件可以在存储器单元M2的漏极侧被耦合在位线BL2与存储器单元M2之间。此外，包括选择栅极SG4的MOSFET型选择器件可以在存储器单元M2的源极侧被耦合在存储器单元M2与源极线CSL之间。
根据本公开的一些示例性实施例，选择栅极SG1可以与存储器单元M1的控制栅极CG1耦合。因此，选择栅极SG1和控制栅极CG1可以被耦合到字线WL1。例如，当经由字线WL1向控制栅极CG1提供足够的电压时，可以提供的是，包括选择栅极SG1的选择器件被“接通”，也就是，选择器件可以处于导通状态以使得电流可以流过具有选择栅极SG1的选择器件。包括选择栅极SG2的选择器件可以通过被耦合到选择栅极SG2的选择线SL1而被提供电压。例如，当向选择栅极SG2提供比适当的阈值电压高的电压时，包括选择栅极SG2的选择器件可以被“接通”，从而使包括选择栅极SG2的选择器件可以处于导通状态，以使得电流可能流过选择器件。当向线WL1和SL1提供适当的电压时，选择器件和依赖于浮置栅极FG1的充电状态的存储器单元M1可能处于导通状态，从而使电流可以在源极线CSL与位线BL1之间流动。
根据本公开的一些示例性实施例，选择栅极SG3可以与存储器单元M1的控制栅极CG2耦合。因此，选择栅极SG3和控制栅极CG2可以被耦合到字线WL2。例如，当经由字线WL2向控制栅极CG2提供足够的电压时，可以提供的是，包括选择栅极SG3的选择器件被“接通”，也就是，选择器件可以处于导通状态以使得电流可以流过具有选择栅极SG3的选择器件。包括选择栅极SG4的选择器件可以通过被耦合到选择栅极SG4的选择线SL2的方式而被提供电压。例如，当向选择栅极SG4提供比适当的阈值电压高的电压时，包括选择栅极SG4的选择器件可以被“接通”，从而使包括选择栅极SG4的选择器件可以处于导通状态，以使得电流可以流过选择器件。在向线WL2和SL2提供合适的电压时，选择器件和依赖于浮置栅极FG2的充电状态的存储器单元M1可能处于导通状态，从而使电流可以在源极线CSL与位线BL2之间流动。
本领域技术人员将理解，NVM器件结构1可以是以高集成密度与存储器单元集成的NOR或NAND存储器架构的部分。NOR和NAND架构可以允许改进的高密度存储器件或具有一体的(intergral)选择栅极的阵列，该一体的选择栅极可以利用半导体制造工艺通常能够达到的特征尺寸，并且可以允许关于操作考虑的适当的器件尺寸。在此，存储器单元可以通过相应的选择器件与其相关联的位线和/或源极线隔开。
在完整阅读本公开之后，本领域技术人员将理解，根据代表NAND架构的本公开的一些示例性实施例，可以在选择器件之间形成多于一个的存储器单元，位于选择器件之间的多个存储器单元形成“串”。根据示出“NOR”架构的本公开的一些示例性实施例，存储器单元可以以与RAM或ROM类似的矩阵方案布置。存储器单元的控制栅极然后可以通过行而被耦合到所谓的“字线”，以及存储器单元的漏极可以被耦合到列位线，然后每个存储器单元的源极典型地被耦合到公共源线。
根据示出NAND架构的本公开的一些示例性实施例，串内的存储器单元可以由8、16、32或更多个存储器单元布置，其中在该串中的存储器单元在源极线(例如，公共源极线)与列位线之间从源极到漏极以串联方式耦合在一起。
在可以通过借助选择一个或多个字线激活一行存储器单元的行解码器(未示例出)来访问NAND架构同时，也驱动被耦合到每个串中未被选择的存储器单元的控制栅极的字线。然而，每个串中未被选择的存储器单元典型地由更高的栅极电压驱动，以便将其作为路径晶体管操作，并允许它们以不被它们存储的数据值限制的方式传递电流。然后，该电流通过串联耦合的串的每个浮置栅极存储器单元从源极线流到列位线，仅由被选择为要被读取的每个串中的存储器单元限制。这将被选择的存储器单元的行的当前编码器存储数据值放置在列位线上。选择和感测位线的列页面，然后从来自列页面的感测数据字中选择单独的数据字，并将该单独的数据字从存储器件传送。
关于NOR架构，存储器阵列由行解码器(未示例出)访问，该行解码器通过选择被耦合到所选择的存储器单元的栅极的字线来激活一行存储器单元。然后，所选择的存储器单元的行依赖于所选择的存储器单元的被编程状态，通过使不同的电流从耦合的源极线流向耦合的位线而将存储的数据值放置在列位线上。选择和感测位线的列页面，并从来自列页面的感测数据字中选择单独的数据字，并将该单独的数据字从存储器传送。
参考图2，将描述本公开的至少一些示例性实施例。图2以横截面视图示意性地示例出半导体器件结构100。半导体器件结构100可以包括NVM器件结构120和逻辑器件110。逻辑器件110和NVM器件结构120可以形成在半导体衬底102的两个邻近表面区域之中和上方。根据一些示例性示例，至少一个中间沟槽隔离结构(未示例出)，例如，浅沟槽隔离(STI)，可以形成在逻辑器件110与NVM器件结构120之间。例如，可以在逻辑器件110与NVM器件结构120之间形成至少一个另外的半导体器件(未示例出)和/或至少一个另外的NVM器件结构(未示例出)。
图2中的半导体器件结构100被示意性地示例为在制造期间或之后的阶段，特别地，在执行前端(FEoL)制程和中段(MOL)制程之后，以及层间电介质ILD被沉积在半导体衬底102之上，并且形成了具有接触137c、142c和102bc的图案，其中，经由接触137c接触相应的硅化物区域137、经由接触142c接触栅极电极142、以及经由接触102bc接触半导体衬底102。接触137c、142c和102bc垂直延伸通过层间电介质ILD。在图2所示的横截面视图的上下文中，术语“垂直”表示平行于半导体衬底102的上表面的法线的方向。
根据本公开的一些示例性实施例，半导体衬底102可以是半导体体衬底，或者可以是隔离体上半导体(SOI)配置的有源半导体层，其中通常地，例如硅、硅锗等的半导体层形成在例如氧化硅等的掩埋绝缘材料层上，该掩埋绝缘材料层进而又形成在例如半导体体衬底等的衬底材料上。根据一些示例性实施例，其中根据SOI技术提供半导体衬底102，如本领域已知的，半导体衬底102可以根据部分耗尽的SOI(PDSOI)技术而被部分耗尽，或者根据完全耗尽的SOI(FDSOI)技术而被完全耗尽。根据采用PDSOI技术或使用半导体衬底102作为体衬底的一些特殊的示例性实施例，半导体衬底102可以被掺杂，例如，轻度P掺杂，以及可以根据使用超大规模集成(ULSI)工艺的先进技术节点采用的已知技术将源极/漏极区域注入到半导体衬底102中。
根据本公开的一些示例性实施例，逻辑器件110可以包括栅极结构，该栅极结构包括在半导体衬底102的区域102a之上形成的栅极电极116。区域102a可以被沟槽隔离结构(未示例出)包围，例如，STI结构等。栅极电极材料116可以是在ULSI技术中使用的已知的栅极电极材料，例如，多晶硅、非晶硅、电极金属等。在栅极电极材料116与区域102a之间，可以如本领域已知的那样形成包括高k材料和/或氧化物材料的栅极电介质114。这并不旨在对本公开构成任何限制，本领域技术人员将会理解，可以在栅极电极材料116的下方提供功函数调整材料(未示例出)，例如，TiN等。此外，可以在区域102a上形成可选的沟道硅锗材料cSiGe(材料112)。
参考图2，栅极电极材料116可以被设置在栅极电极材料116上的以及通过接触137c而被接触的硅化物区域137覆盖，栅极电极材料116接触硅化物区域137。由硅化物区域137、栅极电极材料116、栅极电介质114和(可选择的)cSiGe材料112形成的栅极堆叠的侧壁可以被间隔物结构118覆盖，该间隔物结构118横向包围栅极堆叠并且调整栅极堆叠与硅化物区域137之间的间隔，该硅化物区域137形成在区域102a中且用于接触在栅极堆叠的相对侧与栅极堆叠邻近形成的源极/漏极区域S/D。根据本公开的一些示例性实施例，间隔物结构118可以由至少一个氮化硅层和一个氧化硅层提供，通常称为“间隔物0”和“间隔物1”，例如，“间隔物0”可以用于调整栅极堆叠与源极/漏极延伸区域以及用于调整阈值电压的可选中空区域(未示例出)之间的间隔，以及“间隔物1”可以用于调整栅极堆叠与深源极/漏极区域之间的间隔。
根据本公开的一些示例性实施例，NVM器件结构120可以包括图2中的附图标记146、147和148表示的图案化的绝缘材料层部分，表示绝缘材料层部分146、147和148。绝缘材料部分148将栅极电极142与接触102bc隔开。绝缘材料部分147将栅极电极142与浮置栅极电极122隔开。绝缘材料部分146和147横向地包围浮置栅极电极122。
绝缘材料层146、147和148可以仅部分覆盖其上形成有NVM器件结构120的区域102b的上表面。在绝缘材料层146、147和148以及浮置栅极电极122和栅极电极142上，可以形成层间多晶电介质(IPD)128。IPD128可以包括ONO堆叠配置的层堆叠，例如，包括形成在氧化物层上的氮化物层，该氧化物层进而可以形成在氮化物层上。这并不旨在对本公开构成任何限制，并且本领域技术人员将理解，IPD 128可以由覆盖绝缘材料层以及覆盖嵌入到绝缘材料层中的浮置栅极电极122和栅极电极142的至少一种绝缘材料形成。IPD 128的上表面由在浮置栅极电极122上延伸的控制栅极电极126部分覆盖，然而，控制栅极电极126不覆盖栅极电极142。因此，控制栅极电极126和浮置栅极电极122可以由诸如如上关于图1所述的存储器单元M1和M2之中的一者的存储器单元组成。控制栅极电极126可以是栅极电极材料的栅极电极部分，该栅极电极材料部分地覆盖与绝缘材料层邻近，即，与绝缘材料层部分146邻近的区域102B的上表面，该栅极电极材料通过控制栅极电极126而部分地与绝缘材料层重叠，该栅极电极材料在绝缘材料层之上部分地延伸以及在浮置栅极电极122上完全地延伸。包括控制栅极电极126的栅极电极材料的且与控制栅极电极126接触的栅极电极部分134可以形成被设置在与绝缘材料层邻近的区域102b之上的栅极电极材料134。与栅极电极材料134对准并且通过间隔物结构136被间隔开的硅化物区域137可以形成在区域102b中，与栅极电极材料134邻近的硅化物区域137与接触152c接触。根据一些特殊的示例性示例，接触152c可以被耦合到位线，例如，如上关于图1所述的位线BL1和BL2中的一者。例如，接触102bc可以被耦合到源极线，例如，如上关于图1所述的源极线CSL。控制栅极电极126和栅极电极材料134可以具有形成在其上并与接触137c接触的硅化物区域137。因此，与控制栅极电极126和栅极电极材料134之上的硅化物区域137接触的接触137c可以与控制栅极电极126和栅极电极材料134电接触。因此，该接触137c可以被耦合到如上关于图1所述的字线WL1或字线WL2。与接触142c接触的栅极电极材料142可以被耦合到如上关于图1所述的选择线SL1或SL2。
根据本公开的一些示例性实施例，可以形成与栅极电极材料134的下方的绝缘材料层邻近的栅极氧化物层132，例如，用于高电压应用(例如，大于1.5V的电压)的厚栅极氧化物层。可以在控制栅极电极126和栅极电极材料134下方形成栅极电介质127，例如，高k电介质等。根据本公开的一些示例性实施例，栅极电极材料134、控制栅极电极126和栅极电极材料116可以被并行地形成，也就是，可以由相同的材料形成。根据本公开的一些示例性实施例，栅极电介质127和栅极电介质114可以被并行地形成，也就是，栅极电介质127和栅极电介质114可以由相同的材料形成。
根据如图2所示的本公开的一些示例性实施例，设置在区域102b上的控制栅极电极126、栅极电介质127、IPD 128、浮置栅极电极122和栅极氧化物124可以对应于到如上关于图1所述的存储器单元M1或M2。
关于图3a-3m，将更详细地描述根据本公开的一些示例性实施例的形成半导体器件结构的工艺流程。
图3a示意性地示例出了在FEOL制程中的制造期间的早期阶段的半导体器件结构200。在此，可以提供半导体衬底202的区域202a和区域202b。半导体202可以基本上类似于如上所述的半导体衬底102。因此，参考上面关于半导体衬底102提供的公开内容，其公开的内容通过引用而被整体包括在内。
根据本公开的一些示例性实施例，区域202a和区域202b可以是设置在半导体衬底202的上表面中的邻近的区域，例如，通过至少一个沟槽隔离结构(未示例出)隔开，诸如，至少一个STI结构。此外，可以在区域202a与202b之间设置至少一个附加区域(未示例出)，在该至少一个附加区域之中或上方形成有至少一个附加的半导体器件。
根据本公开的一些示例性实施例，隔离材料层203可以形成在区域202a上和区域202b上。例如，隔离层203可以由氧化物材料形成，例如氧化硅。根据本文的一些特殊的示例性示例，隔离层203可以包括氧化硅，并且可以通过区域202a和202b的氧化而形成。替代地，可以通过TEOS沉积来沉积氧化物材料。
图3b示意性地示例出了在区域202a和202b之上形成掩模图案205之后的，在制造期间的更高级阶段的半导体器件结构200。掩模图案可以包括根据已知的光刻技术的掩模或硬掩模图案。根据掩模图案205，区域202a上的隔离层203被完全覆盖并防止被进一步处理。在区域202b之上，形成掩模图案以部分地暴露隔离材料203的上表面，并且可以根据掩模图案205进行各向异性蚀刻，其中沟槽t1、t2、t3和t4可以被蚀刻到隔离层203中，得到具有绝缘材料层部分203a、203b、203c、203d和203e的图案化的隔离层。根据本文的一些示例性实施例，沟槽t1、t2、t3和t4可以部分地暴露区域202b的上表面。
参考图3c，提供如图3b中示意性示例出的半导体器件结构200的俯视图，该俯视图示出了与区域202a完全重叠的掩模图案205，以及通过沟槽t1、t2、t3和t4部分地暴露区域202b的掩模图案205。由于如图3a所示例的阶段之前的以及得到区域202a和202b的半导体衬底202的图案化工艺，区域202b可以被沟槽隔离结构STI横向包围，如图3c所示。因此，在如图3a所示例的阶段之前，可以对适当尺寸的区域202b进行图案化。根据本文的一些特殊的示例性示例，区域202b可以被图案化，例如，作为从图1中的半导体衬底202突出的并且被如图3c示意性示例出的STI包围的鳍状结构。这并不旨在对本公开构成任何限制，并且本领域技术人员将理解，在俯视图中，区域202b可以具有任何形状，例如，一般的四边形形状。
图3d示意性地示例出了在如图3b和3c所示例的掩模图案205被去除、在区域202a之上的绝缘材料层203被暴露、以及如图3b示意性示例的绝缘材料层部分203a至203e被暴露之后的，在制造期间的更高级阶段的半导体器件结构200。在如图3d示意性示例出的阶段，可以执行蚀刻工艺207以使绝缘材料层203成形，特别地，使如图3b所示例的绝缘材料层部分202a至202e成形。作为蚀刻工艺207的结果，绝缘材料层部分至少是如图3d中箭头A所示被横向成形，其中当与图3b中所示的绝缘材料层部分203a至203d相比，根据图3d中箭头A所示的成形，成形的绝缘材料层部分203f、203g、203h、203i和203j具有至少较小的尺寸。因此，可以形成沟槽t5、t6、t7和t8，沟槽t5具有大于沟槽t1的宽度。因此，沟槽t6、t7和t8可以具有比相应的沟槽t2、t3和t4更大的宽度。
根据本公开的一些示例性实施例，蚀刻工艺207可以包括各向异性蚀刻工艺，例如，在绝缘材料层203由氧化物材料形成的情况下，使用HF的湿式蚀刻工艺。在完整阅读本公开之后，本领域技术人员将理解，根据一些特殊的示例性示例，蚀刻工艺207是相对于区域202b具有选择性的，使得避免或者最小化区域202b的任何修改。例如，由于在区域202a和202b之上的蚀刻工艺207，因此可以减小绝缘材料层203的厚度。因此，当形成绝缘材料层203时，可以考虑到由蚀刻工艺207引起的绝缘材料层203的厚度的减小，即，考虑到蚀刻工艺207的影响，可以适当地选择图3a中的绝缘材料层203的厚度，使得在蚀刻工艺207完成之后存在具有期望厚度的绝缘材料层203。
尽管关于包括蚀刻工艺207的图3d描述了本公开，但是这并不是对本公开构成任何限制，并且本领域技术人员将理解，可以省略蚀刻工艺207。然而，执行用于增加沟槽的横向宽度的蚀刻工艺207可以具有如下有益效果：可以提高如下所述的形成在沟槽内的栅极电极的注入效率。
在完全阅读本公开之后，本领域技术人员将理解，通过蚀刻工艺207，可以通过借助成形工艺207使图3b所示的绝缘材料层部分203a至203e成形来对沟槽t1至t4进行成形或修整，从而得到由图3d所示的成形绝缘材料层部分203f至203j引起的沟槽t5至t8。
图3e示意性地示出了在栅极电介质224形成在图3d中的沟槽t5至t8内以及栅极电极材料211可以被毯式沉积在区域202a和202b之上之后的，在制造期间的更高级阶段的半导体器件结构200。因此，图3d所示的沟槽t5至t8被栅极电极材料211过填充。
根据本公开的一些示例性实施例，栅极电介质224可以是在完成图3d所示的蚀刻工艺207之后并且在沉积栅极电极材料211之前执行氧化而形成的氧化物材料。由于氧化，图3d中的沟槽t5至t8内的区域202b的部分被暴露的表面经受氧化，并且在沟槽t5至t8内形成氧化物材料，从而在沟槽t5至t8内形成栅极电介质224。由于绝缘材料层203，区域202a未被暴露而不会被氧化。
在沉积栅极电极材料211之后，可以使用绝缘材料层203作为平面化工艺213的终点来执行平面化工艺213，例如，化学机械抛光(CMP)工艺。也就是说，当暴露绝缘材料层203和绝缘材料层部分203f至203j时，可以终止平面化工艺213。
图3f示意性地示例出了在平面化工艺213完成以及在区域202a和202b之上形成层间多晶电介质(IPD)228之后的，在制造期间的更高级阶段的半导体器件结构200。IPD 228可以形成在区域202a之上的绝缘材料层203之上，以及IPD 228可以形成在绝缘材料层部分203f至203j以及被设置在绝缘材料层部分203f至203j之间的栅极电极222之上。参考图3f，IPD 228在栅极电极材料222之上延伸。
根据本公开的一些示例性实施例，IPD 228可以包括由设置在层228b上的层228a形成的层堆叠，层228b可以进而又被设置在层228c上。根据本文的一些特殊的示例性示例，层228a、228b和228c可以实现包括夹在在两个氧化物层228a与228c之间的氮化物层(例如，228b)的ONO构造。这并不旨在对本公开构成限制，并且本领域技术人员将理解，至少一层绝缘材料可以用作IPD 228。
图3g示意性地示出了在形成掩模215之后的，在制造期间的更高级阶段的半导体器件结构200，该掩模215部分地覆盖IPD 228的上表面，使得掩模215可以被设置在栅极电极材料222之上。本领域技术人员将理解，设置在区域202a之上的IPD 228和绝缘材料层203可以被暴露于进一步的处理。
参考图3g，并且随后可以执行各向异性蚀刻工艺217(即，在形成掩模215之后)，其中各向异性蚀刻工艺217可以去除与掩模215对准的IPD 228和绝缘材料层203。根据本文的一些示例性示例，蚀刻工艺217可以包括用于按顺序蚀刻IPD 228和绝缘材料层203的一序列蚀刻步骤。
图3h示意性地示例出了在蚀刻工艺217完成以及区域202a被暴露于进一步处理之后的，在制造期间的更高级阶段的半导体器件结构200。此外，在已经将区域202b之上的掩模215去除之后，可以根据区域202b之上的掩模215图案化IPD 228。因此，IPD 228覆盖栅极电极材料222，该栅极电极材料222可能由根据掩模215限定的图案而保留在区域202b之上的绝缘材料层部分横向包围。由于掩模215的图案，图3g所示的蚀刻工艺217暴露与被图案化的IPD 228和绝缘材料层部分邻近的区域202b的上表面区域US1和US2。
根据本公开的一些示例性实施例，区域202a可以被完全暴露于进一步的处理，以及区域202b可以经由区域202b的被暴露的上表面区域US1和US2而被部分地暴露于进一步的处理。
图3i示意性地示例出了可以在区域202a和区域202b的被暴露的上表面上形成硅锗层和栅极氧化物中的至少一者之后的，在制造期间的更高级阶段的半导体器件结构200，新形成的材料由图3i中的参考标号219表示。
根据本文的一些特殊的示例性示例，可以从区域202b上方去除被沉积的硅锗材料，并且可以在区域202b的被暴露的上表面上形成氧化物材料。
图3j示意性地示例出了在包括被设置在栅极电介质214上的栅极电极材料216(可选地包括功函数调整材料，例如，TiN；未被示例出)以及可选的cSiGe层或氧化物衬里212的栅极堆叠221之后的，在制造期间的更高级阶段的半导体器件结构200。栅极堆叠221可以通过在区域202a之上沉积层的堆叠并且在区域202a之上适当地图案化被沉积的层而形成。
根据本公开的一些示例性实施例，栅极堆叠221a和221b可以形成在区域202b之上，栅极堆叠221a和221b部分地覆盖IPD 228的上表面、以及在与IPD 228横向邻近的区域202b之上延伸。
根据本公开的一些示例性实施例，栅极堆叠221a可以包括设置在IPD 228上并且在用作浮置栅极电极222的栅极电极222上方延伸的栅极电极部分226。栅极电极部分226可以不在与浮置栅极电极222邻近的栅极电极材料242上延伸，以及浮置栅极电极222可以通过绝缘材料层部分203g与邻近的栅极电极材料242隔开。栅极电极部分226可以与设置在浮置栅极电极222和IPD 228横向邻近的区域202b上的栅极电极部分234连通。类似地，栅极堆叠221b可以包括栅极电极部分256和栅极电极部分258，栅极电极部分256在浮置栅极电极272之上延伸，而不在邻近的栅极电极262之上延伸，该栅极电极262通过绝缘材料层部分203i而与浮置栅极电极272隔开。也就是说，栅极电极部分226和256可以部分地在相应的绝缘材料层部分203g和203i之上延伸。
在完整阅读本公开之后，本领域技术人员将理解，栅极电极部分226和256可以用作形成在浮置栅极电极222和272上的控制栅极。
栅极电极部分234和258形成在相应的栅极氧化物层232和252之上。栅极氧化物232和252可以被设置为厚的氧化物材料层，该厚的氧化物材料层被配置为支持被提供给栅极电极部分234和258的高电压电平，例如，5伏特以上的电压。
参考如图3g-3j中示意性示例出的工艺，可以在区域202b(参见图3g和3h)之上图案化IPD层228，被图案化的IPD覆盖浮置栅极电极222和272(参见图3j)。因此，图3g中示意性示例出的工艺(其结果在图3h中被示意性地示例出)可以被认为是暴露与浮置栅极电极222和272相邻的区域202b的上表面区域US1和US2，使得栅极电极部分234和258可以形成在图3h所示的区域202b的上表面区域US1和US2之上。
根据本公开的一些示例性实施例，栅极堆叠221、221a和221b可以通过在区域202a和202b之上连续地沉积至少一个栅极电介质材料层和栅极电极材料层(在图中未示例出该沉积工艺)以及图案化在区域202a和202b上的被沉积的材料层(在图中未示例出图案化)而获得。
图3k示意性地示出了在与栅极堆叠221、221a和221b邻近形成间隔物结构218、235、236、275和276之后的，在制造期间的更高级的半导体器件结构200。间隔物结构218、235、236、275和276可以根据已知的间隔物形成技术形成，诸如沉积间隔物材料并各向异性地蚀刻间隔物材料。
根据本公开的一些示例性实施例，间隔物结构可以由三个间隔物层形成，例如，氧化物和氮化物材料层的组合。间隔物结构218、235、236、275和276中的每一个可以覆盖相应的栅堆叠221、221a和221b的侧壁。
在间隔物结构形成之后，可以执行用于形成源极/漏极区域的可选择的注入，以及可以执行已知的硅化(自对准硅化)工艺，得到如图3l中示意性所示例的半导体器件结构200，其中硅化物区域237形成在半导体材料的被暴露的上表面上，也就是，区域202a和202b的被暴露的上表面以及栅极电极216、226、234、256和258的被暴露的上表面。根据本文的一些特殊的示例性示例，硅化物区域237可以由硅化镍形成。
图3m示意性地示例出了在完成FEOL制程以及用于形成层间电介质ILD(可选地具有氮化物应力源衬里，未被示例出)和可以形成接触237c、237c1、237c3、202bc、242c2、237c4和237c2的MEOL工艺步骤之后的，在制造期间的更高级阶段的半导体器件结构200。因此，形成了半导体器件210，例如，具有接触区域202a之中和上方的硅化物区域237的接触237c的逻辑器件。此外，NVM器件结构220可以形成在区域202b之中和上方，该NVM器件结构220设置有选择栅极电极234以及具有漏极侧接触237c1。选择栅极电极234可以与控制栅极电极226电耦合，控制栅极电极226与接触237c3接触。选择栅极电极242可以经由接触242c1而被接触，选择栅极电极242的源极侧通过接触202bc而被接触，该源极测可以被耦合到如上关于图1中的CSL所述的源极线。此外，可以提供选择栅极电极258，该选择栅极与漏极侧接触237c2邻近。选择栅极电极258可以与控制栅极电极256电耦合，控制栅极电极256与接触237c4接触。选择栅极电极262可以经由接触242c2接触，选择栅极电极262的源极侧被接触202bc接触，该源极测可以被耦合到如上关于图1中的CSL所描述的源极线。
在完整阅读本公开之后，本领域技术人员将理解，至少在本公开的一些所示例的实施例中，半导体器件结构200可对应于如上关于图2所述的半导体器件100。
根据本公开的一些示例性实施例，如图3j中示意性所示例的并且根据按照对图3e的描述的栅极电介质224而制造的栅极电介质224、244、264、274可以具有在约5-15nm的范围内的厚度，例如，约9nm。
根据本公开的一些示例性实施例，如图3j中示意性示例出的栅极电介质232可以具有大于15nm的厚度。
在完整阅读本公开之后，本领域技术人员将理解，如上关于图3a-3m所描述的被提出的示例性实施例提供了在标准逻辑流程中实现非易失性存储器单元的简单的方法，而没有将工艺步骤的数量增加到不可接受的程度。为了最小化如上关于图3a-3m所述的附加工艺步骤的数量，在形成逻辑器件之前，可以在一个序列中处理一个或多个浮置栅极电极和一个或多个选择器件。
根据上面的描述，例如，上面关于图3d的讨论，可以使分隔和浮置栅极之间的距离最小化以最大化浮置栅极的编程效率。因此，可以降低NVM装置结构的功耗。
根据本公开的一些示例性实施例，半导体器件结构，特别是如上所述的NVM器件结构可以用于诸如SoC(片上***)、IoT(物联网)、移动应用和汽车应用。
因为源极侧选择器件与浮置栅极被一起处理，与常规技术相反，可以使工艺复杂度最小化。
根据本文的一些特殊的示例性示例，公开了包括NVM器件结构的半导体器件，NVM器件结构在形成逻辑器件之前被***在制造逻辑器件的标准工艺流程中，因此不受逻辑器件制造的温度预算的影响。在第一步骤中，可以使用在稍后阶段中形成选择和存储器器件的结构来形成和图案化隔离材料层。在被图案化的结构中，栅极电介质，例如，栅极氧化物可以被形成，并且该栅极电介质可以被电极材料，例如，多晶硅覆盖。然后，可以抛光被沉积的电极材料以形成和隔开栅极电极。剩余的结构被IPD层覆盖，例如，被ONO层覆盖。然后，可以去除与先前被图案化的结构邻近的IPD层和绝缘材料层，并且随后可以对一个或多个逻辑栅极进行图案化。在这个阶段，HV栅极电介质，例如，高电压(HV)栅极氧化物可以被形成为与被图案化的结构邻近，该HV栅极电介质用于被暴露于高电压输入的支持器件。可以在绝缘材料层的图案化之后进行HV栅极电介质的形成。控制栅极电极可以在被图案化的结构的边缘之上延伸，其中可以形成支持器件。在已形成逻辑器件之后，标准逻辑工艺流程可以如本领域已知的那样继续进行。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。

Claims (20)

1.一种形成半导体器件结构的方法，包括：
在半导体衬底的第一区域之中和上方形成非易失性存储器(NVM)器件结构，所述NVM器件结构包括浮置栅极、第一选择栅极和至少一个控制栅极，其中所述控制栅极在所述浮置栅极之上延伸，并且其中所述第一选择栅极通过绝缘材料层部分与所述浮置栅极横向隔开；以及
在不同于所述第一区域的所述半导体衬底的第二区域之中和上方形成逻辑器件，其中所述逻辑器件包括设置在所述第二区域上的逻辑栅极和设置在与所述逻辑栅极邻近的所述第二区域中的源极/漏极区域；
其中所述浮置栅极在形成所述控制栅极和所述逻辑器件之前形成。
2.根据权利要求1所述的方法，其中所述形成所述NVM器件结构包括：
在所述第一和第二区域之上形成绝缘材料层；
图案化在所述第一区域之上的所述绝缘材料层，包括将两个沟槽蚀刻到所述绝缘材料层中；以及
在每个所述沟槽内形成包括栅极电介质材料和多晶硅材料的层堆叠，其中所述浮置栅极和所述选择栅极被形成。
3.根据权利要求1所述的方法，其中所述形成所述NVM器件结构包括在形成所述控制栅极之前在所述浮置栅极之上形成层间多晶电介质(IPD)。
4.根据权利要求3所述的方法，其中形成所述IPD包括在所述第一和第二区域之上形成所述IPD、以及去除在所述第二区域之上的所述IPD。
5.根据权利要求4所述的方法，进一步包括图案化在所述第一区域上的所述IPD，其中所述被图案化的IPD覆盖所述浮置栅极和所述选择栅极。
6.根据权利要求3所述的方法，其中形成所述IPD包括沉积包括氧化物材料和氮化物材料的层堆叠，所述氮化物材料被嵌入到所述氧化物材料中。
7.根据权利要求3所述的方法，进一步包括：
在形成所述IPD之后，暴露与所述浮置栅极邻近的所述第一区域的上表面部分；以及
随后并行地在所述第一区域之上形成所述控制栅极以及在所述第二区域之上形成所述逻辑栅极。
8.根据权利要求7所述的方法，其中形成所述控制栅极和所述逻辑栅极包括在所述第一和第二区域之上依次沉积至少一个栅极电介质材料层和栅极电极材料层、以及图案化在所述第一和第二区域之上的所述被沉积的材料层。
9.根据权利要求8所述的方法，其中在所述第二区域之上的所述被图案化的沉积的材料层包括在所述浮置栅极之上延伸的被图案化的材料层的第一部分和在所述被暴露的上表面部分之上延伸的被图案化的材料层的第二部分，所述第一部分实现所述控制栅极以及所述第二部分实现第二选择栅极。
10.根据权利要求9所述的方法，进一步包括形成接触所述控制栅极的接触结构，其中所述接触结构同时接触所述第二选择栅极。
11.根据权利要求2所述的方法，其中图案化在所述第一区域之上的所述绝缘材料层进一步包括：
将至少两个以上的沟槽蚀刻到所述绝缘材料层中；
在所述至少两个以上的沟槽的每一个内形成包括栅极电介质材料和多晶硅材料的层堆叠，其中第二浮置栅极和第二选择栅极被形成；以及
在所述第一区域之上形成第二控制栅极，所述第二控制栅极在所述第二浮置栅极之上延伸。
12.根据权利要求11所述的方法，进一步包括在形成所述控制栅极之前在所述浮置栅极之上形成层间多晶电介质(IPD)。
13.根据权利要求12所述的方法，其中形成所述IPD包括在所述第一和第二区域之上形成所述IPD、以及去除在所述第二区域之上的所述IPD。
14.根据权利要求13所述的方法，进一步包括图案化在所述第一区域之上的所述IPD，其中所述被图案化的IPD覆盖所述浮置栅极和所述选择栅极。
15.根据权利要求12所述的方法，进一步包括：
在所述形成所述IPD之前，暴露与所述浮置栅极邻近的所述第一区域的第一上表面部分以及暴露与所述第二浮置栅极邻近的所述第一区域的第二上表面部分；以及
随后并行地在所述第一区域之上形成所述控制栅极以及在所述第二区域之上形成所述逻辑栅极。
16.根据权利要求15所述的方法，其中形成所述控制栅极和所述逻辑栅极包括在所述第一和第二区域之上依次沉积至少一个栅极电介质材料层和栅极电极材料层、以及图案化在所述第一和第二区域之上的所述被沉积的材料层。
17.根据权利要求16所述的方法，其中在所述第二区域之上的所述被图案化的沉积的材料层包括在所述浮置栅极之上延伸的被图案化的材料层的第一部分、在所述第一上表面部分之上延伸的被图案化的材料层的第二部分、在所述第二浮置栅极之上延伸的被图案化的材料层的第三部分、以及在所述第二上表面部分之上延伸的被图案化的材料层的第四部分，所述第一部分实现所述控制栅极，所述第二部分实现与所述控制栅极邻近的第三选择栅极，所述第三部分实现所述第二控制栅极，以及所述第四部分实现与所述第二控制栅极邻近的第四选择栅极。
18.一种半导体器件结构，包括：
形成在半导体衬底的第一区域之中和上方的非易失性存储器(NVM)器件结构，所述NVM器件结构包括浮置栅极、第一选择栅极、第二选择栅极、以及至少一个控制栅极，其中所述控制栅极在所述浮置栅极之上延伸，其中所述第一和第二选择栅极通过设置在所述浮置栅极的相对侧的相应的绝缘材料层部分而与所述浮置栅极横向隔开；以及
形成在不同于所述第一区域的所述半导体衬底的第二区域之中和上方的逻辑器件，其中所述逻辑器件包括设置在所述第二区域上的逻辑栅极和设置在与所述逻辑栅极邻近的所述第二区域中的源极/漏极区域；
其中所述控制栅极和所述第一和第二选择栅极中的一个被一体地形成。
19.根据权利要求18所述的半导体器件结构，其中所述控制栅极与所述第一和第二选择栅极中的所述另一个通过在其间形成的层间多晶电介质而被隔开。
20.根据权利要求18所述的半导体器件结构，其中所述控制栅极、所述第一和第二选择栅极中的所述一个、以及所述逻辑栅极被并行地形成。
CN201711020533.6A 2016-10-28 2017-10-27 形成半导体器件结构的方法以及半导体器件结构 Active CN108022930B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/337,441 US9842845B1 (en) 2016-10-28 2016-10-28 Method of forming a semiconductor device structure and semiconductor device structure
US15/337441 2016-10-28

Publications (2)

Publication Number Publication Date
CN108022930A true CN108022930A (zh) 2018-05-11
CN108022930B CN108022930B (zh) 2021-12-21

Family

ID=60516367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711020533.6A Active CN108022930B (zh) 2016-10-28 2017-10-27 形成半导体器件结构的方法以及半导体器件结构

Country Status (3)

Country Link
US (1) US9842845B1 (zh)
CN (1) CN108022930B (zh)
TW (1) TWI637490B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718554A (zh) * 2018-07-13 2020-01-21 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899397B1 (en) 2016-08-19 2018-02-20 International Business Machines Corporation Integration of floating gate memory and logic device in replacement gate flow
JP6885787B2 (ja) * 2017-05-26 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10510765B2 (en) * 2017-07-18 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for fabricating the same
US10468427B2 (en) * 2018-01-23 2019-11-05 Globalfoundries Singapore Pte. Ltd. Poly-insulator-poly (PIP) capacitor
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10923388B2 (en) 2019-01-18 2021-02-16 Globalfoundries U.S. Inc. Gap fill void and connection structures
US11600628B2 (en) * 2020-01-15 2023-03-07 Globalfoundries U.S. Inc. Floating gate memory cell and memory array structure
CN111341776B (zh) * 2020-03-18 2023-11-14 上海华虹宏力半导体制造有限公司 存储器及其形成方法、存储器单元阵列及其驱动方法
US11721698B2 (en) 2020-04-20 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Split stack triple height cell
CN113113404B (zh) * 2020-04-20 2024-03-29 台湾积体电路制造股份有限公司 集成电路结构、器件和计算机实现的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115911A (zh) * 1994-04-11 1996-01-31 摩托罗拉公司 具有隔离晶体管的eeprom单元及其制造与操作方法
CN1380699A (zh) * 2001-04-11 2002-11-20 华邦电子股份有限公司 电可擦可编程的内存装置及其制造方法
US20050145924A1 (en) * 2004-01-07 2005-07-07 I-Sheng Liu Source/drain adjust implant
CN1945809A (zh) * 2005-10-06 2007-04-11 三洋电机株式会社 半导体装置的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI259585B (en) * 2005-03-21 2006-08-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
US7355240B2 (en) * 2005-09-22 2008-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor product including logic, non-volatile memory and volatile memory devices and method for fabrication thereof
US9761596B2 (en) * 2015-02-02 2017-09-12 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
US9634017B1 (en) * 2015-12-04 2017-04-25 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell and method for the formation thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115911A (zh) * 1994-04-11 1996-01-31 摩托罗拉公司 具有隔离晶体管的eeprom单元及其制造与操作方法
CN1380699A (zh) * 2001-04-11 2002-11-20 华邦电子股份有限公司 电可擦可编程的内存装置及其制造方法
US20050145924A1 (en) * 2004-01-07 2005-07-07 I-Sheng Liu Source/drain adjust implant
CN1945809A (zh) * 2005-10-06 2007-04-11 三洋电机株式会社 半导体装置的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110718554A (zh) * 2018-07-13 2020-01-21 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN110718554B (zh) * 2018-07-13 2021-10-08 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US9842845B1 (en) 2017-12-12
CN108022930B (zh) 2021-12-21
TW201816991A (zh) 2018-05-01
TWI637490B (zh) 2018-10-01

Similar Documents

Publication Publication Date Title
CN108022930A (zh) 形成半导体器件结构的方法以及半导体器件结构
US10014317B2 (en) Three-dimensional non-volatile NOR-type flash memory
US7612411B2 (en) Dual-gate device and method
US7910979B2 (en) Nonvolatile semiconductor memory device
US8344443B2 (en) Single poly NVM devices and arrays
TWI416668B (zh) ***閘極反及閘快閃記憶體結構及陣列、其規劃、抹除及讀取方法、以及其製造方法
US9276206B2 (en) Scalable and reliable non-volatile memory cell
TW201511007A (zh) Ｕ形共用體型記憶胞串
US7777269B2 (en) Dual-gate device
JP2008546205A (ja) 高移動性波形チャネルを有するｔｆｔ電荷記憶メモリセル
KR20130095499A (ko) 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
CN101409290A (zh) 非易失性存储装置及其操作方法和制造方法
CN110265076A (zh) 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元
CN104051468B (zh) 背栅极式非易失性内存单元
US20140056080A1 (en) Non-volatile memory device, method of operating the same and method of fabricating the same
JP2002368141A (ja) 不揮発性半導体メモリ装置
WO2007014118A2 (en) Process for forming an electronic device including discontinuous storage elements
JP4498198B2 (ja) 不揮発性半導体記憶装置
US20080179656A1 (en) Semiconductor device, nonvolatile semiconductor memory device and manufacturing method of semiconductor device
US20080083943A1 (en) Dual-gate memory device and optimization of electrical interaction between front and back gates to enable scaling
US20150060995A1 (en) Nonvolatile semiconductor storage device
CN110571223B (zh) 三维存储器及其形成方法、控制方法
US20080191264A1 (en) Non-volatile memory devices and methods of operating and fabricating the same
US7583542B2 (en) Memory with charge storage locations
JP2009135334A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20201201

Address after: California, USA

Applicant after: Lattice core USA Inc

Address before: Grand Cayman Islands

Applicant before: GF

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant