CN108010966B - 一种半导体器件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 125000006850 spacer group Chemical group 0.000 claims abstract description 159
- 239000000463 material Substances 0.000 claims abstract description 106
- 239000013077 target material Substances 0.000 claims abstract description 45
- 238000009832 plasma treatment Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 7
- 230000003746 surface roughness Effects 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000004408 titanium dioxide Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 126
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- QIGBRXMKCJKVMJ-UHFFFAOYSA-N Hydroquinone Chemical compound OC1=CC=C(O)C=C1 QIGBRXMKCJKVMJ-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- -1 Titanium nitride Chemical class 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 150000007530 organic bases Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- 229910003697 SiBN Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000007529 inorganic bases Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底上形成有目标材料层；在所述目标材料层上形成若干间隔排列的第一间隙壁；进行第一等离子体处理，以改性所述第一间隙壁形成改性的第一间隙壁；形成第二间隙壁材料层，以覆盖所述改性的第一间隙壁和部分所述目标材料层的表面；进行第二等离子体处理，以改性所述第二间隙壁材料层位于所述改性的第一间隙壁顶面上的部分以及位于所述目标材料层表面上的部分，从而形成改性的第二间隙壁材料层；去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层，以形成若干间隔排列的第二间隙壁。本发明的制造方法，提高了器件的良率和性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着对高容量的半导体存储装置需求的日益增加，半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，双图案技术(Double-Patterning，DP)正作为一种解决途径在半导体器件制备过程中得到广泛的接受和应用。
双图案技术(Double-Patterning，DP)通过节距碎片(pitchfragmentation)克服了K1限制，从而被广泛的用于半导体器件的制备中。目前在双图案技术(Double-Patterning，DP)技术中有自对准双图案(Self-aligned double patterning，SADP)、光刻-蚀刻-光刻-蚀刻(Litho-Etch-Litho-Etch，LELE)以及冻结涂层蚀刻(Litho-Freeze-Litho，LFL)。
由于受到光刻技术的限制，自对准双图案技术(SADP)被广泛应用于FinFET器件的后端工艺(BEOL)，而使用自对准的四次图形(Self aligned quadruple patterning，简称SAQP)光刻技术来制备更小节点的器件，已被证实其在后端工艺中可以提供更小的过程波动。传统的四次图形光刻技术也存在其不足，例如必须引入复杂的膜层叠层来实现图案的转移，其通过在位于上层的芯轴上形成间隙壁，以该间隙壁定义位于下层的芯轴(mandrel)的轮廓，且在该过程中需要保证形成的位于下层的芯轴为方形图案(square pattern)。由此可见，传统工艺存在过程复杂、需要多次沉积膜层、工艺成本高、形成的间隙壁的表面粗糙度差。另外，在蚀刻去除芯轴时，很容易对间隙壁两侧的氧化物硬掩膜层造成过蚀刻，使每个间隙壁两侧的氧化物高度不一致，导致之后以间隙壁为掩膜，蚀刻半导体衬底形成目标图案时，形成的目标图案失真，节距出现偏差，图形转移质量差，对器件的稳健性造成负面影响。
因此，有必要提出一种半导体器件的制造方法，解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有目标材料层；
在所述目标材料层上形成若干间隔排列的第一间隙壁；
进行第一等离子体处理，以改性所述第一间隙壁形成改性的第一间隙壁；
形成第二间隙壁材料层，以覆盖所述改性的第一间隙壁和部分所述目标材料层的表面；
进行第二等离子体处理，以改性所述第二间隙壁材料层位于所述改性的第一间隙壁顶面上的部分以及位于所述目标材料层表面上的部分，从而形成改性的第二间隙壁材料层；
去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层，以形成若干间隔排列的第二间隙壁。
进一步，形成所述第一间隙壁的步骤包括：
在所述目标材料层上形成若干间隔设置的芯轴；
形成第一间隙壁材料层，以覆盖所述芯轴以及所述半导体衬底的表面；
进行第三等离子体处理，以改性所述第一间隙壁材料层位于所述芯轴顶面上的部分以及位于所述目标材料层表面上的部分，从而形成改性的第一间隙壁材料层；
湿法蚀刻去除所述改性的第一间隙壁材料层，以在所述芯轴的侧壁上形成所述第一间隙壁；
去除所述芯轴。
进一步，在形成所述第二间隙壁之后，还包括以下步骤：
以所述第二间隙壁为掩膜，蚀刻所述目标材料层，以将所述第二间隙壁的图案转移至所述目标材料层。
进一步，在形成所述第一间隙壁之后还包括对所述第一间隙壁进行带状等离子束离子注入，以改善所述第一间隙壁的表面粗糙度的步骤，和/或，在形成所述第二间隙壁之后还包括对所述第二间隙壁进行带状等离子束离子注入，以改善所述第二间隙壁的表面粗糙度的步骤。
进一步，所述第一间隙壁和所述第二间隙壁的形状均为方形。
进一步，所述第一等离子体处理所使用的等离子体包括H2和/或He的等离子体；所述第二等离子体处理所使用的等离子体包括H2和/或He的等离子体。
进一步，使用湿法蚀刻的方法去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层。
进一步，所述湿法蚀刻使用稀释的氢氟酸作为蚀刻剂。
进一步，所述第一间隙壁的材料包括氮化物，所述第二间隙壁的材料包括氮化物。
进一步，所述目标材料层包括二氧化钛。
综上所述，根据本发明的制造方法，可以使SAQP技术实施过程中的工艺波动更小，提高了SAQP技术和一体化(AIO)蚀刻的稳健性，改善了图像转移的质量，提高了器件的良率和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1C为现有的一种SADP技术制备器件的相关步骤所获得的结构示意图；
图2A-图2H为根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图；
图3为根据本发明一个实施方式的半导体器件的制造方法的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1A-图1C为现有的一种SADP技术制备器件的相关步骤所获得的结构示意图，下面，参考图1A-图1C对现有的一种SADP技术的相关步骤作简单介绍。
首先，如图1A所示，提供半导体衬底100，在所述半导体衬底上形成有硬掩膜叠层，在所述硬掩膜叠层上形成有核(core)101。
接着，继续如图1A所示，形成间隙壁材料层1021，以覆盖所述核101以及所述硬掩膜叠层的表面，其中所述硬掩膜叠层位于顶层的一般为氧化物硬掩膜。
接着，如图1B所示，蚀刻去除所述硬掩膜叠层表面上的以及所述核顶面上的间隙壁材料层，以在所述核101的侧壁上形成间隙壁102。
如图1B所示，蚀刻去除所述核101，以形成由开口隔离的间隙壁102，其中，在去除所述核的过程中，很容易对间隙壁外侧的硬掩膜层叠层造成过蚀刻，进而在所述硬掩膜叠层中形成台阶高度(StepHeight)，使得间隙壁不对称，而间隙壁的不对称效应(asymmetriceffect)主导最终蚀刻半导体衬底形成的鳍片结构的节距不均一，鳍片结构103与半导体衬底表面不垂直等问题。
间隙壁两侧不同氧化物蚀刻量形成不对称氧化物硬掩膜图案轮廓(由于间隙壁的两侧的氧化物的不同高度)，最终导致鳍片间距偏差，造成工艺波动很大，影响器件的良率和性能。
由于上述技术问题的存在，因此有必要提出一种新的制造方法，以改善SAQP技术，实现更小节点器件的制备。
实施例一
为了解决上述技术问题，本发明提供一种半导体器件的制造方法，如图3所示，其主要包括以下步骤：
步骤S301，提供半导体衬底，在所述半导体衬底上形成有目标材料层；
步骤S302，在所述目标材料层上形成若干间隔排列的第一间隙壁；
步骤S303，进行第一等离子体处理，以改性所述第一间隙壁形成改性的第一间隙壁；
步骤S304，形成第二间隙壁材料层，以覆盖所述改性的第一间隙壁和部分所述半导体衬底表面；
步骤S305，进行第二等离子体处理，以改性所述第二间隙壁材料层位于所述改性的第一间隙壁顶面上的部分以及位于所述目标材料层表面上的部分，从而形成改性的第二间隙壁材料层；
步骤S306，去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层，以形成若干间隔排列的第二间隙壁。
根据本发明的制造方法，可以使SAQP技术实施过程中的工艺波动更小，提高了SAQP技术和一体化(AIO)蚀刻的稳健性，改善了图像转移的质量，提高了器件的良率和性能。
下面，参考图2A-图2H对本发明的半导体器件的制造方法做详细介绍，其中，图2A-图2H为根据本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。
首先，如图2A所示，提供半导体衬底(未示出)，在所述半导体衬底上形成有目标材料层201。
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
该目标材料层201可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述层间介电层的构成材料可以选自低介电常数(k)材料或超低k材料。所述栅极材料层的构成材料选自多晶硅和铝中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高k材料中的至少一种，硬掩膜层也可以为金属硬掩膜层，例如TiO2、氮化钛等，本实施例中，目标材料层201可以为低温TiO2，其可以用作FinFET器件的后端工艺(BELO)中使用一体化(AIO)蚀刻形成通孔的工艺。需要说明的是，目标材料层是可选而非必选的，可根据实际情况加以取舍。
接着，继续如图2A所示，在所述目标材料层201上形成若干间隔排列的芯轴202。
示例性地的，芯轴202的材料可以为任何合适的利于成形和去除的材料。示例性地，在本实施例中，芯轴202的材料为硅，具体地可以为非晶硅。
形成所述芯轴202的方法包括：在目标材料层201上沉积形成芯轴材料层，图案化所述芯轴材料层，以形成芯轴202。
接着，如图2B所示，形成第一间隙壁材料层203a，以覆盖所述芯轴202以及所述目标材料层201的表面。
第一间隙壁材料层203a的材料可以包括氮化物、氧氮化物或它们的组合，本实施例中，较佳地，第一间隙壁材料层203a的材料包括氮化物，尤其是氮化硅。
可使用任何适合的沉积方法形成第一间隙壁材料层203a，包括但不限于化学气相沉积、物理气相沉积或原子层沉积等方法。示例性地，可以使用原子层沉积法沉积形成氮化硅作为第一间隙壁材料层203a。
所述第一间隙壁材料层203a的厚度可以根据实际的工艺需要进行合理设定，在此不做具体限制。
接着，进行等离子体处理，以改性所述第一间隙壁材料层203a位于所述芯轴202顶面上的部分以及位于所述目标材料层201表面上的部分，从而形成改性的第一间隙壁材料层，其中，该等离子体处理沿与所述半导体衬底的表面垂直的方向进行，其改性所述第一间隙壁材料层203a位于所述芯轴202顶面上的部分以及位于所述目标材料层201表面上的部分，而位于芯轴202侧壁上的第一间隙壁材料层则不受影响，未被改性。
示例性地，所述等离子体处理所使用的等离子体包括H2和/或He的等离子体，也可以为其他任何能够使第一间隙壁材料层发生改性的等离子体。
进一步，所述H2或He等离子体的产生方法可以选用本领域常用的方法，例如在本发明的一实施例中选用H2或He气体作为工作气体，然后在所述等离子体源中进行等离子化，选用H2或He等离子体处理所述腔室时所述离子体处理的压力为1-7torr，可选为2-5torr，所述H2或He的流速为300-4000sccm，可选为500-800sccm，偏压功率(Bias power)为10-2000w，例如将所述偏压功率(Bias power)设置为10w以上，产生等离子体以对所述第一间隙壁材料层进行处理。
在该步骤中处理时间为50～3600s，可选为50～1000s，本领域技术人员可以根据实际需要进行选择。
其中，可根据需要改性的第一间隙壁材料层的厚度合理设定功率和处理时间，一般情况下，功率越大，处理时间越长，被改性的第一间隙壁材料层的厚度越大。
接着，如图2C所示，湿法蚀刻去除所述改性的第一间隙壁材料层，以在所述芯轴202的侧壁上形成所述第一间隙壁203。
该步骤中使用稀释的氢氟酸DHF(其中包含HF以及H2O)选择性蚀刻去除所述改性的第一间隙壁材料层，其中，所述DHF的浓度并没严格限制，在本发明中HF:H2O的体积比的范围可以为1:1000～1:2。
所述改性的第一间隙壁材料层相对未被改性的所述第一间隙壁材料层具有高蚀刻选择比，例如，蚀刻选择比可以为1:3～1:100范围内，因此，在蚀刻去除所述改性的第一间隙壁材料层时，不会对未被改性的所述第一间隙壁材料层和芯轴202造成过蚀刻。
之后，如图2D所示，去除所述芯轴202。示例性地，使用第一间隙壁203相对芯轴202高蚀刻选择比的湿法蚀刻方法去除所述芯轴202，最终在目标材料层上形成间隔排列的若干第一间隙壁203，且每个所述第一间隙壁203为规则的方形轮廓。
具体地，根据芯轴202的材料选择适合的蚀刻剂，例如，芯轴202的材料为硅时，使用无机碱或者有机碱溶液作为蚀刻剂，无机碱可以为KOH、NaOH、NH4OH等，有机碱可以为四甲基氢氧化铵(TMAH)溶液或EDP(包括乙二胺、对苯二酚和水)等，本实施例中，优选使用四甲基氢氧化铵(TMAH)溶液去除芯轴202。
在一个示例中，还可选择性地对所述第一间隙壁203进行离子注入，以改善所述第一间隙壁203的表面粗糙度。示例性地，采用带状等离子体束(plasma ribbon beam)进行离子注入，注入离子为中性原子或自由基等，例如注入离子可以为磷、氩、砷等，注入剂量示意性为1E14～2E16atoms/cm2，注入能量示意性为40～80keV。
接着，如图2E所示，进行等离子体处理，以改性所述第一间隙壁形成改性的第一间隙壁2031，该等离子体处理过程使全部所述第一间隙壁转变为改性的第一间隙壁2031。
示例性地，该步骤中，所述等离子体处理所使用的等离子体包括H2和/或He的等离子体，也可以为其他任何能够使第一间隙壁发生改性的等离子体。
进一步，所述H2或He等离子体的产生方法可以选用本领域常用的方法，例如在本发明的一实施例中选用H2或He气体作为工作气体，然后在所述等离子体源中进行等离子化，选用H2或He等离子体处理所述腔室时所述离子体处理的压力为1-7torr，可选为2-5torr，所述H2或He的流速为300-4000sccm，可选为500-800sccm，偏压功率(Bias power)为10-2000w，例如将所述偏压功率(Bias power)设置为10w以上，产生等离子体以对所述第一间隙壁进行处理。
在该步骤中处理时间为50～3600s，可选为50～1000s，本领域技术人员可以根据实际需要进行选择。
其中，可根据需要改性的第一间隙壁的厚度合理设定功率和处理时间，一般情况下，功率越大，处理时间越长，被改性的第一间隙壁的厚度越大。
接着，如图2F所示，形成第二间隙壁材料层204，以覆盖所述改性的第一间隙壁2031和部分所述目标材料层201的表面。
示例性地，所述第二间隙壁材料层204和所述第一间隙壁203为相同的材料，例如所述第二间隙壁材料层的材料可以包括氮化物、氧氮化物或它们的组合，本实施例中，较佳地，所述第二间隙壁材料层204的材料包括氮化物，尤其是氮化硅。
可使用任何适合的沉积方法形成所述第二间隙壁材料层204，包括但不限于化学气相沉积、物理气相沉积或原子层沉积等方法。示例性地，可以使用原子层沉积法沉积形成氮化硅作为所述第二间隙壁材料层204。
所述第二间隙壁材料层204的厚度可以根据实际的工艺需要进行合理设定，在此不做具体限制。
接着，如图2G所示，进行等离子体处理，以改性所述第二间隙壁材料层位于所述改性的第一间隙壁顶面上的部分以及位于所述目标材料层表面上的部分，从而形成改性的第二间隙壁材料层2041。
示例性地，该步骤中，所述等离子体处理所使用的等离子体包括H2和/或He的等离子体，也可以为其他任何能够使第二间隙壁材料层发生改性的等离子体。
进一步，所述H2或He等离子体的产生方法可以选用本领域常用的方法，例如在本发明的一实施例中选用H2或He气体作为工作气体，然后在所述等离子体源中进行等离子化，选用H2或He等离子体处理所述腔室时所述离子体处理的压力为1-7torr，可选为2-5torr，所述H2或He的流速为300-4000sccm，可选为500-800sccm，偏压功率(Bias power)为10-2000w，例如将所述偏压功率(Bias power)设置为10w以上，产生等离子体以对所述第二间隙壁材料层进行处理。
在该步骤中处理时间为50～3600s，可选为50～1000s，本领域技术人员可以根据实际需要进行选择。
其中，可根据需要改性的第二间隙壁材料层的厚度合理设定功率和处理时间，一般情况下，功率越大，处理时间越长，被改性的第二间隙壁材料层的厚度越大。
其中，由于第二间隙壁材料层和第一间隙壁使用相同的材料，因此，采用相同的等离子体处理方法形成的改性的第二间隙壁材料层2041和改性的第一间隙壁2031具有相同的材料。
该等离子体处理沿与半导体衬底的表面垂直的方向对第二间隙壁材料层进行部分改性，其中，位于改性的第一间隙壁2031侧壁上的部分第二间隙壁材料层被保留下来，未被改性。
接着，如图2H所示，去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层，以形成若干间隔排列的第二间隙壁2042。
该步骤中使用稀释的氢氟酸DHF(其中包含HF以及H2O)选择性蚀刻去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层，其中，所述DHF的浓度并没严格限制，在本发明中HF:H2O的体积比的范围可以为1:1000～1:2。
去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层相对未被改性的所述第二间隙壁材料层具有高蚀刻选择比，例如，蚀刻选择比可以为1:3～1:100范围内，因此，在蚀刻去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层时，不会对未被改性的所述第二间隙壁材料层造成过蚀刻，且不会对目标材料层201造成过蚀刻，例如目标材料层201为低温TiO2，因此，最终形成第二间隙壁2042，该第二间隙壁2042为规则的方形轮廓，并与半导体衬底的表面垂直，且其两侧的目标材料层不存在高度差，可以很好的将第二间隙壁2042的图案转移至目标材料层201，并保证图形转移的精度，减小了工艺过程波动，可实现更小节点器件的制作。
在一个示例中，还可选择性地对所述第二间隙壁2042进行离子注入，以改善所述第二间隙壁2042的表面粗糙度。示例性地，采用带状等离子体束(plasma ribbon beam)进行离子注入，注入离子为中性原子或自由基等，例如注入离子可以为磷、氩、砷等，注入剂量示意性为1E14～2E16atoms/cm2，注入能量示意性为40～80keV。
值得一提的是，还可多次进行间隙壁材料层沉积和等离子体处理进行部分改性以及湿法蚀刻去除改性的间隙壁材料层的步骤，以制作更小节距的掩膜图案。
最后，还包括以所述第二间隙壁为掩膜，蚀刻所述目标材料层，以将所述第二间隙壁的图案转移至所述目标材料层的步骤。
至此完成了对本发明的半导体器件的制造方法的介绍，对于完整的器件制作还需要其他的工艺步骤，在此不做赘述。
综上所述，本发明的制造方法，通过多次执行等离子体处理的步骤，改性部分间隙壁材料层，进而实现蚀刻速率差异，以将待出去的间隙壁材料层去除，并最后形成第二间隙壁，该第二间隙壁为规则的方形轮廓，并与半导体衬底的表面垂直，且其两侧的目标材料层不存在高度差，可以很好的将第二间隙壁的图案转移至目标材料层，并保证图形转移的精度，可以使SAQP技术实施过程中的工艺波动更小，提高了SAQP技术和一体化(AIO)蚀刻的稳健性，改善了图像转移的质量，可实现更小节点器件的制作(例如5nm节点器件)，最终提高了器件的良率和性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有目标材料层；
在所述目标材料层上形成若干间隔排列的第一间隙壁；
进行第一等离子体处理，以改性全部所述第一间隙壁形成改性的第一间隙壁；
形成第二间隙壁材料层，以覆盖所述改性的第一间隙壁和部分所述目标材料层的表面；
进行第二等离子体处理，以改性所述第二间隙壁材料层位于所述改性的第一间隙壁顶面上的部分以及位于所述目标材料层表面上的部分，从而形成改性的第二间隙壁材料层,所述改性的第一间隙壁和所述改性的第二间隙壁材料层相对未被改性的所述第二间隙壁材料层具有高蚀刻选择比；
去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层，以形成若干间隔排列的第二间隙壁。
2.如权利要求1所述的制造方法，其特征在于，形成所述第一间隙壁的步骤包括：
在所述目标材料层上形成若干间隔设置的芯轴；
形成第一间隙壁材料层，以覆盖所述芯轴以及所述半导体衬底的表面；
进行第三等离子体处理，以改性所述第一间隙壁材料层位于所述芯轴顶面上的部分以及位于所述目标材料层表面上的部分，从而形成改性的第一间隙壁材料层,所述改性的第一间隙壁材料层相对未被改性的所述第一间隙壁材料层具有高蚀刻选择比；
湿法蚀刻去除所述改性的第一间隙壁材料层，以在所述芯轴的侧壁上形成所述第一间隙壁；
去除所述芯轴。
3.如权利要求1所述的制造方法，其特征在于，在形成所述第二间隙壁之后，还包括以下步骤：
以所述第二间隙壁为掩膜，蚀刻所述目标材料层，以将所述第二间隙壁的图案转移至所述目标材料层。
4.如权利要求1所述的制造方法，其特征在于，在形成所述第一间隙壁之后还包括对所述第一间隙壁进行带状等离子束离子注入，以改善所述第一间隙壁的表面粗糙度的步骤，和/或，在形成所述第二间隙壁之后还包括对所述第二间隙壁进行带状等离子束离子注入，以改善所述第二间隙壁的表面粗糙度的步骤。
5.如权利要求1所述的制造方法，其特征在于，所述第一间隙壁和所述第二间隙壁的形状均为方形。
6.如权利要求1所述的制造方法，其特征在于，所述第一等离子体处理所使用的等离子体包括H2和/或He的等离子体；所述第二等离子体处理所使用的等离子体包括H2和/或He的等离子体。
7.如权利要求1所述的制造方法，其特征在于，使用湿法蚀刻的方法去除所述改性的第一间隙壁和所述改性的第二间隙壁材料层。
8.如权利要求7所述的制造方法，其特征在于，所述湿法蚀刻使用稀释的氢氟酸作为蚀刻剂。
9.如权利要求1所述的制造方法，其特征在于，所述第一间隙壁的材料包括氮化物，所述第二间隙壁的材料包括氮化物。
10.如权利要求1所述的制造方法，其特征在于，所述目标材料层包括二氧化钛。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610966683.5A CN108010966B (zh) | 2016-10-28 | 2016-10-28 | 一种半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610966683.5A CN108010966B (zh) | 2016-10-28 | 2016-10-28 | 一种半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108010966A CN108010966A (zh) | 2018-05-08 |
| CN108010966B true CN108010966B (zh) | 2020-08-14 |
Family
ID=62048492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610966683.5A Active CN108010966B (zh) | 2016-10-28 | 2016-10-28 | 一种半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108010966B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11106126B2 (en) * | 2018-09-28 | 2021-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing EUV photo masks |
| DE102019110706A1 (de) | 2018-09-28 | 2020-04-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zum herstellen von euv-fotomasken |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497198B2 (en) * | 2011-09-23 | 2013-07-30 | United Microelectronics Corp. | Semiconductor process |
| KR102148336B1 (ko) * | 2013-11-26 | 2020-08-27 | 삼성전자주식회사 | 표면 처리 방법, 반도체 제조 방법 및 이에 의해 제조된 반도체 장치 |
| CN103928304B (zh) * | 2014-04-22 | 2016-08-17 | 上海华力微电子有限公司 | 一种多晶硅上小尺寸图形结构的制备方法 |
| US9685332B2 (en) * | 2014-10-17 | 2017-06-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Iterative self-aligned patterning |
| CN105826197A (zh) * | 2015-01-08 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| US9478433B1 (en) * | 2015-03-30 | 2016-10-25 | Applied Materials, Inc. | Cyclic spacer etching process with improved profile control |
-
2016
- 2016-10-28 CN CN201610966683.5A patent/CN108010966B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108010966A (zh) | 2018-05-08 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |