CN107978564B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

Info

Publication number
CN107978564B
CN107978564B CN201610919797.4A CN201610919797A CN107978564B CN 107978564 B CN107978564 B CN 107978564B CN 201610919797 A CN201610919797 A CN 201610919797A CN 107978564 B CN107978564 B CN 107978564B
Authority
CN
China
Prior art keywords
layer
protective layer
work function
fin structure
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610919797.4A
Other languages
English (en)
Other versions
CN107978564A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610919797.4A priority Critical patent/CN107978564B/zh
Publication of CN107978564A publication Critical patent/CN107978564A/zh
Application granted granted Critical
Publication of CN107978564B publication Critical patent/CN107978564B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：提供半导体衬底，在半导体衬底上的PMOS区和NMOS区内分别形成有第一鳍片结构和第二鳍片结构；形成横跨第一鳍片结构和第二鳍片结构的高k介电层；在高k介电层上、形成横跨第一鳍片结构和所述第二鳍片结构的第一保护层；在第一保护层上依次形成P型功函数层和第二保护层；形成图案化的掩膜层覆盖PMOS区，暴露NMOS区内的第二保护层；去除NMOS区内的第二保护层和P型功函数层，停止于第一保护层上；去除图案化的掩膜层；去除暴露的第一保护层和第二保护层。本发明的方法使得PMOS和NMOS的功函数的波动变小，提高了器件的失配性能。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，静态随机存取存储器(SRAM)器件作为一种典型的半导体器件，被广泛应用于计算机、手机、数码相机等电子设备之中。目前，有一些设计将鳍型场效应晶体管(FinFET)作为SRAM单元的晶体管器件，以提高SRAM的密度和性能。
在FinFET器件中功函数层对于器件的调节非常重要，在器件制备过程中通常选用后金属栅工艺形成功函数层，为了满足PMOS器件和NMOS器件对于功函数层的不同要求，往往需要在金属栅极的制备过程中进行多次光刻工艺，例如，对于SRAM器件制备工艺过程中，往往需要制备作为上拉晶体管(PU)的PMOS器件和作为下拉晶体管(PD)的NMOS器件，由于器件类型的不同，在形成PMOS器件的P型功函数层之后，通常需要通过光刻工艺形成光刻胶覆盖PMOS区，对PMOS区内的P型功函数层进行保护，再通过刻蚀工艺将NMOS器件区内的P型功函数层去除，之后再去除光刻胶，在此过程中，会产生聚合物等残留杂质，该些聚合物杂质很容易残留到剩余的P型功函数层和扩散阻挡层等膜层上，使得功函数波动变大，器件失配性能变差，尤其是对于SRAM器件。
因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构和第二鳍片结构；
形成横跨所述第一鳍片结构和所述第二鳍片结构的高k介电层；
在所述高k介电层上、形成横跨所述第一鳍片结构和所述第二鳍片结构的第一保护层；
在所述第一保护层上依次形成P型功函数层和第二保护层；
形成图案化的掩膜层覆盖所述PMOS区，暴露所述NMOS区内的所述第二保护层；
以所述图案化的掩膜层为掩膜，去除所述NMOS区内的所述第二保护层和所述P型功函数层，停止于所述第一保护层上；
去除所述图案化的掩膜层；
去除暴露的所述第一保护层和所述第二保护层。
进一步，所述第一保护层的材料包括P型杂质掺杂的半导体材料层。
进一步，所述P型杂质掺杂的半导体材料层包括硼掺杂的硅层。
进一步，所述第二保护层的材料包括氧化物、氮化物和氮氧化物中的一种或几种。
进一步，使用四甲基氢氧化铵溶液或者NH4OH溶液湿法刻蚀去除所述第一保护层。
进一步，使用稀释的氢氟酸溶液湿法刻蚀去除所述第二保护层。
进一步，所述掩膜层为光刻胶层。
进一步，在去除所述第一保护层和所述第二保护层的步骤之后，还包括以下步骤：
在所述PMOS区和NMOS区内形成横跨所述第一鳍片结构和第二鳍片结构的N型功函数层；
在所述N型功函数层上形成金属栅电极层。
进一步，形成所述第一保护层之前，还包括在所述高k介电层上形成依次形成覆盖层和扩散阻挡层的步骤。
进一步，在形成所述高k介电层之后，还包括对所述高k介电层进行退火处理的步骤。
进一步，在形成所述高k介电层之前，还包括在所述第一鳍片结构和所述第二鳍片结构暴露的侧壁和顶面上形成界面层的步骤。
进一步，在形成所述高k介电层之前，在所述第一鳍片结构和所述第二鳍片结构外侧的半导体衬底上还形成有隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。
进一步，所述半导体器件为SRAM器件，所述PMOS区用于形成所述SRAM器件的上拉晶体管，所述NMOS区用于形成所述SRAM器件的下拉晶体管。
本发明再一方面提供一种半导体器件，包括：
半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构和第二鳍片结构；
高k介电层，横跨所述第一鳍片结构和所述第二鳍片结构；
保护层，形成于所述PMOS区内的所述高k介电层上，并横跨所述第一鳍片结构；
P型功函数层，形成于所述PMOS区内的所述保护层上。
进一步，还包括：
N型功函数层，横跨所述第一鳍片结构和所述第二鳍片结构，位于所述P型功函数层以及所述NMOS区内的所述高k介电层的上方；
金属栅电极层，形成于所述N型功函数层的上方。
进一步，所述保护层的材料包括P型杂质掺杂的半导体材料层。
进一步，所述P型杂质掺杂的半导体材料层包括硼掺杂的硅层。
进一步，在所述高k介电层和所述P型功函数层之间、以及所述N型功函数层和所述高k介电层之间自下而上还设置有覆盖层和扩散阻挡层。
进一步，在所述高k介电层下方，所述第一鳍片结构和所述第二鳍片结构的侧壁和顶面上形成有界面层。
本发明还提供一种电子装置，其包括前述的半导体器件。
根据本发明的制造方法，利用第一保护层保护NMOS区内的第一保护层下方的膜层，利用第二保护层保护PMOS区内的第二保护层下方的膜层，使得在掩膜层去除时产生的掩膜层聚合物残留更加容易去除，因此，PMOS和NMOS的功函数的波动变小，进而提高了器件的失配性能。由于本发明的半导体器件使用前述的方法制作获得，因此其具有相同的优点；而本发明的电子装置包括前述的半导体器件，因此也具有相同的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1J示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2示出了本发明一实施例中的一种半导体器件的制造方法所获得的结构的俯视图；
图3示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图；
图4示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决目前存在的技术问题，本发明提供一种半导体器件的制造方法，如图3所示，其主要包括以下步骤：
在步骤S301中，提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构和第二鳍片结构；
在步骤S302中，形成横跨所述第一鳍片结构和所述第二鳍片结构的高k介电层；
在步骤S303中，在所述高k介电层上、形成横跨所述第一鳍片结构和所述第二鳍片结构的第一保护层；
在步骤S304中，在所述第一保护层上依次形成P型功函数层和第二保护层；
在步骤S305中，形成图案化的掩膜层覆盖所述PMOS区，暴露所述NMOS区内的所述第二保护层；
在步骤S306中，以所述图案化的掩膜层为掩膜，去除所述NMOS区内的所述第二保护层和所述P型功函数层，停止于所述第一保护层上；
在步骤S307中，去除所述图案化的掩膜层；
在步骤S308中，去除暴露的所述第一保护层和所述第二保护层。
根据本发明的制造方法，利用第一保护层保护NMOS区内的第一保护层下方的膜层，利用第二保护层保护PMOS区内的第二保护层下方的膜层，在去除第一保护层和第二保护层时，去除掩膜层时残留的聚合物杂质也会一并被去除，因此，可以很容易的将聚合物杂质残留物去除，使得器件的表面更加干净，相应的PMOS的功函数和NMOS的功函数波动更小，进而提高了器件的失配性能。
实施例一
下面，参考图1A-图1J对本发明的半导体器件的制造方法做详细介绍，其中，图1A-图1J示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图2示出了本发明一实施例中的一种半导体器件的制造方法所获得的结构的俯视图。
具体地，首先，如图1A所示，提供半导体衬底100，所述半导体衬底100包括PMOS区和NMOS区，在所述半导体衬底100上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构1021和第二鳍片结构1022。
本实例中，以SRAM器件的制作为例对本发明的方法做详细说明，其中，PMOS区用于形成SRAM器件的上拉晶体管(PU)，也可称为上拉晶体管区，NMOS区用于形成SRAM器件的下拉晶体管(PD)，也可称为下拉晶体管区。
进一步，在所述半导体衬底中形成有各种阱区，例如，在PMOS区形成有N型阱区(NW)，在NMOS区内形成有P型阱区(PW)，其中可以通过离子注入的方法形成各个阱区，注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构1021和第二鳍片结构1022。
其中，第一鳍片结构1021和第二鳍片结构1022均在半导体衬底上沿相同的方向延伸一定长度，且彼此间间隔平行，各个鳍片结构还可以为形成于半导体衬底100上的多个长条状结构。
在一个示例中，为了获得如图1A所示的结构，可以执行下列工艺步骤：
首先，执行步骤1011，在半导体衬底上形成多个鳍片结构，例如，在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构1021和第二鳍片结构1022，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
具体地，所述鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。
随后，还可执行步骤1012，沉积隔离材料层，以覆盖前述的所有鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至所述鳍片结构的目标高度，以形成隔离结构101，所述隔离结构101的顶面低于第一鳍片结构1021和所述第二鳍片结构1022的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片结构，进而形成具有特定高度的鳍片结构。
接着，执行步骤1013，形成横跨所述第一鳍片结构1021和第二鳍片结构1022的伪栅极结构，其中伪栅极结构包括伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的伪栅极结构，是指在鳍片结构的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。此处对于“横跨”的解释同样适用于下面提到的横跨鳍片结构的金属栅极叠层结构等。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一伪栅极结构和第二伪栅极结构。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层。
之后，还可选择性地，在伪栅极结构的侧壁上形成偏移侧墙(Spacer)。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
可选地，对NMOS伪栅极结构以及PMOS伪栅极结构两侧执行LDD离子注入步骤并活化。
可选地，在所述伪栅极结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
接着，执行步骤1014，执行源漏注入，并在前述的伪栅极结构的两侧的第一鳍片结构1021和第二鳍片结构1022中分别形成各自的源漏极。
接着，执行步骤1015，沉积所述层间介电层(未示出)并平坦化，以填充各个所述伪栅极结构之间的间隙。
具体地，沉积层间介电层并平坦化，平坦化所述对层间介电层至所述伪栅极结构的顶部。
其中，所述层间介电层可以选用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层可以选用SiO2，其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
之后，去除伪栅极结构，包括依次去除伪栅极介电层和伪栅极材料层，以在所述半导体衬底上还形成栅极凹槽，该栅极凹槽在所述第一鳍片结构1021和所述第二鳍片结构1022的延伸方向上露出部分所述第一鳍片结构1021和所述第二鳍片结构1022。
值得一提的是，本实施例中，图1A至图1J所示的图均为沿着栅极凹槽的延伸方向延伸且与半导体衬底的表面垂直的面去剖半导体器件所获得剖视图，且图中仅示出了在栅极凹槽中的情况，之后形成的金属栅极叠层结构可均形成在栅极凹槽中露出的鳍片结构以及部分隔离结构上。
随后，如图1B所示，在所述第一鳍片结构1021和所述第二鳍片结构1022暴露的侧壁和顶面上形成界面层103。
界面层(IL)103的构成材料包括硅氧化物(SiOx)，形成界面层103的作用是改善高k介电层与半导体衬底之间的界面特性。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。本实施例中，所述界面层103可以为化学氧化层。界面层103的厚度范围为5埃至10埃。
随后，如图1C所示，形成横跨所述第一鳍片结构1021和所述第二鳍片结构1022的高k介电层104和覆盖层105。
具体地，高k介电层104和覆盖层105位于所述界面层103之上，并部分位于所述隔离结构101之上。
高k介电层104的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成高k介电层104。高k介电层104的厚度范围为10埃至30埃。
可选地，在形成高k介电层104之后，还可对高k介电层104进行退火处理。该退火处理可以为本领域技术人员熟知的任何适合的退火方法，例如快速热退火、炉管退火等。例如，使用原子层沉积法沉积氧化铪作为高k介电层104，为了获得氧化铪的纯结晶结构，需要对高k介电层进行退火处理，例如400～600℃，退火30s～600s，该退火处理被称为后沉积退火(PDA)。
覆盖层105可选择性设置，覆盖层105的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。本实施例中，覆盖层105的材料为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层105。覆盖层105的厚度范围为0埃至20埃。
随后，如图1D所示，在所述覆盖层105上形成扩散阻挡层106，再在所述扩散阻挡层106上形成第一保护层107。
具体地，扩散阻挡层106也可选择性设置，扩散阻挡层106的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。本实施例中，扩散阻挡层106的材料使用TaN。可以采用CVD、ALD或者PVD等适合的工艺形成扩散阻挡层106。扩散阻挡层106的厚度范围为0埃至20埃。
在扩散阻挡层106上形成第一保护层107。具体地，所述第一保护层107的材料可以包括P型杂质掺杂的半导体材料层。所述半导体材料层的材料可以为任何适合的半导体材料，例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体材料，P型杂质可以使用但不限于B(硼)，在本实施例中，所述P型杂质掺杂的半导体材料层包括硼掺杂的硅层，该硅层为无定形硅(amorphous silicon，简称a-Si)又称非晶硅。
在一个示例中，硼掺杂的硅层为硼原位掺杂的硅层。以沉积包括B原位掺杂的硅层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，可以使用硅烷(SiH4)或Si2H6或者其他合适的硅源气体作为反应气体，并可在沉积工艺期间通过提供如硼、二氟化硼(BF2)及/或乙硼烷(B2H6)等掺杂物质以使沉积的硅层包括如硼之类的P型杂质。
随后，如图1E所示，在所述第一保护层107上依次形成P型功函数层108和第二保护层109。
具体地，P型功函数层108其材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。本实施例中，P型功函数108选用TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层108。P型功函数层的厚度范围为10埃至580埃，但并不限于该数值范围。
之后，在P型功函数层108上形成第二保护层109。第二保护层109可以包括氧化物、氮化物和氮氧化物中的一种或几种，更具体地，可以包括硅的氧化物、硅的氮化物和硅的氮氧化物中的一种或他们的组合。可以采用CVD、ALD或者PVD等适合的工艺形成第二保护层109。
本实施例中，第二保护层109为使用原子层沉积工艺(ALD)形成的氧化物，尤其是，硅的氧化物。
随后，如图1F所示，形成图案化的掩膜层110覆盖所述PMOS区，暴露所述NMOS区内的所述第二保护层109。
具体地，该掩膜层110可以任何的掩膜材料，其中本实施中，所述掩膜层110的材料为光刻胶。
光刻胶可以包括正性光刻胶、负性光刻胶和混合光刻胶的组中的任意一种光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶或负性光刻胶。
示例性地，当掩膜层110为光刻胶时，可首先在半导体衬底上旋涂光刻胶，再利用光刻工艺的曝光显影等过程形成图案化的光刻胶，使该图案化的光刻胶覆盖所述PMOS区，暴露所述NMOS区内的所述第二保护层109。
随后，如图1G所示，以所述图案化的掩膜层110为掩膜，去除所述NMOS区内的所述第二保护层109和所述P型功函数层108，停止于所述第一保护层107上。
具体地，可使用干法刻蚀或者湿法刻蚀的方法依次去除所述第二保护层109和所述P型功函数层108。
示例性地，在所述第二保护层109为氧化物时，既可以采用干法刻蚀也可以采用湿法刻蚀移除氧化物层。干法刻蚀能够采用基于氟化碳气体的各向异性蚀刻法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。
可使用干法刻蚀去除P型功函数层108，干法刻蚀工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法刻蚀。
随后，去除所述图案化的掩膜层110。在所述掩膜层110为光刻胶时，可使用灰化的方法或者其他的湿法刻蚀的方法去除光刻胶，但在光刻胶去除时很容易产生聚合物杂质，该聚合物杂质会残留在半导体器件上，而在本发明中，如图1G所示，在PMOS区内，第二保护层109位于最上层，在NMOS区内，第一保护层107位于最上层，在光刻胶去除时产生的聚合物杂质会残留到第一保护层107和第二保护层109上，而对于第一保护层107和第二保护层109下方的膜层不会造成影响。
随后，如图1H所示，去除暴露的所述第一保护层107和所述第二保护层。
具体地，本步骤中，在PMOS区内露出所述第一保护层107，而第二保护层仅暴露出了位于NMOS区内的部分，只需将NMOS区内的第二保护层去除即可，可以使用干法刻蚀或者湿法刻蚀去除第一保护层107和第二保护层，其中，较佳地使用湿法刻蚀。
在一个示例中，可首先去除第二保护层，可以使用对第二保护层具有高蚀刻选择比的湿法刻蚀工艺，例如，第二保护层为氧化物时，可以使用稀释的氢氟酸(DHF)湿法刻蚀去除该第二保护层109。之后，再去除第一保护层107，例如，所述第一保护层107为B原位掺杂的硅层时，可以使用四甲基氢氧化铵(TMAH)溶液或者NH4OH溶液湿法刻蚀去除所述第一保护层107。
其中，在湿法刻蚀去除第一保护层107和第二保护层109时，去除光刻胶时残留的聚合物杂质也会一并被去除，因此，可以很容易的将聚合物杂质残留物去除，使得器件的表面更加干净，相应的PMOS的功函数和NMOS的功函数波动更小。
随后，如图1I所示，在所述PMOS区和NMOS区内形成横跨所述第一鳍片结构1021和第二鳍片结构1022的N型功函数层111。
具体地，在PMOS区内，所述N型功函数层111形成于所述P型功函数层108表面上，在NMOS区内，所述N型功函数层111形成于扩散阻挡层106表面上，该扩散阻挡层106可选择性设置。
N型功函数层111的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。N型功函数层的材料较佳地为TiAlC。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。
随后，如图1J所示，在所述N型功函数层111上形成金属栅电极层112。
金属栅电极层112的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属栅电极层112。
在一个示例中，使用化学气相沉积工艺形成金属W作为金属栅电极层112。其中，CVD工艺使用WF6作为反应气体，分解WF6沉积形成金属W。
示例性地，沉积金属栅电极层112填充所有的栅极凹槽，并溢出到层间介电层的表面上方，再执行平坦化工艺，例如化学机械研磨或湿法蚀刻等，直到暴露出层间介电层的表面，在此过程中还可一并将前述步骤中沉积到层间介电层表面上的多个膜层一并去除。
至此，在NMOS区和PMOS区均形成了金属栅极叠层结构，其中NMOS区和PMOS区的金属栅极叠层结构电连接在一起，例如，共用其中的几个膜层和金属栅电极层。在一个示例中，如图2所示，在所述半导体器件为SRAM时，在NMOS区内形成的NMOS作为SRAM的下拉晶体管，在PMOS区内形成的PMOS作为SRAM的上拉晶体管，金属栅极叠层结构横跨第一鳍片鳍片结构1021和第二鳍片结构1022，实现上拉晶体管(PU)和下拉晶体管(PD)的栅极的电连接。
对于完整的器件的制作还需其他的中间步骤或者后续步骤等，在此不做赘述。
综上所述，根据本发明的制造方法，利用第一保护层保护NMOS区内的第一保护层下方的膜层，利用第二保护层保护PMOS区内的第二保护层下方的膜层，在湿法刻蚀去除第一保护层和第二保护层时，去除光刻胶时残留的聚合物杂质也会一并被去除，因此，可以很容易的将聚合物杂质残留物去除，使得器件的表面更加干净，相应的PMOS的功函数和NMOS的功函数波动更小，进而提高了器件(尤其是SRAM器件)的失配性能。
实施例二
本发明还提供一种使用前述实施一中的方法形成的半导体器件，该半导体器件可以为SRAM器件。
下面，参考如图1J和图2对本发明的半导体器件做详细描述。
首先，本发明的半导体器件包括：半导体衬底100，所述半导体衬底100包括PMOS区和NMOS区，在所述半导体衬底上的所述PMOS区和NMOS区内分别形成有第一鳍片结构1021和第二鳍片结构1022。
在所述半导体器件为SRAM器件时，PMOS区则指的是SRAM器件的上拉晶体管(PU)区，NMOS区则指的是SRAM器件的下来晶体管(PD)区。
进一步，在所述半导体衬底中形成有各种阱区，例如，在PMOS区形成有N型阱区(NW)，在NMOS区内形成有P型阱区(PW)，其中可以通过离子注入的方法形成各个阱区，注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构1021和第二鳍片结构1022。
其中，第一鳍片结构1021和第二鳍片结构1022均在半导体衬底上沿相同的方向延伸一定长度，且彼此间间隔平行，各个鳍片结构还可以为形成于半导体衬底100上的多个长条状结构。
鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
进一步地，在所述第一鳍片结构1021和所述第二鳍片结构1022外侧的半导体衬底100上还形成有隔离结构101，所述隔离结构101的顶面低于各个鳍片结构的顶面。
隔离结构101的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅，还可以为通过可流动性的化学气相沉积工艺沉积获得的氧化硅等。
本发明的半导体器件包括高k介电层104，其横跨所述第一鳍片结构1021和所述第二鳍片结构1022，并部分位于隔离结构101上。
高k介电层104的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成高k介电层104。高k介电层104的厚度范围为10埃至30埃。
其中，在一个示例中，在所述高k介电层104下方、所述第一鳍片结构1021和所述第二鳍片结构1022的侧壁和顶面上形成有界面层103。
界面层(IL)103的构成材料包括硅氧化物(SiOx)，形成界面层103的作用是改善高k介电层与半导体衬底之间的界面特性。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。本实施例中，所述界面层103可以为化学氧化层。界面层103的厚度范围为5埃至10埃。
在所述NMOS区和所述PMOS区内的所述高k介电层104的表面上还可选择性的设置覆盖层105和扩散阻挡层106。
覆盖层105可选择性设置，覆盖层105的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。本实施例中，覆盖层105的材料为TiN。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层105。覆盖层105的厚度范围为0埃至20埃。
具体地，扩散阻挡层106也可选择性设置，扩散阻挡层106的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。本实施例中，扩散阻挡层106的材料使用TaN。可以采用CVD、ALD或者PVD等适合的工艺形成扩散阻挡层106。扩散阻挡层106的厚度范围为0埃至20埃。
进一步地，在所述PMOS区内的所述扩散阻挡层106上设置第一保护层107，该第一保护层107横跨所述第一鳍片结构1022。
在扩散阻挡层106上形成第一保护层107。具体地，所述第一保护层107的材料可以包括P型杂质掺杂的半导体材料层。所述半导体材料层的材料可以为任何适合的半导体材料，例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体材料，P型杂质可以使用但不限于B(硼)，在本实施例中，所述P型杂质掺杂的半导体材料层包括硼掺杂的硅层，该硅层为无定形硅(amorphous silicon，简称a-Si)又称非晶硅。在一个示例中，硼掺杂的硅层为硼原位掺杂的硅层。
进一步地，在所述PMOS区内的第一保护层107上还设置有P型功函数层108。
具体地，P型功函数层108其材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。本实施例中，P型功函数108选用TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层108。P型功函数层的厚度范围为10埃至580埃，但并不限于该数值范围。
其中，所述半导体器件还包括N型功函数层111，N型功函数层111横跨所述第一鳍片结构1021和所述第二鳍片结构1022，位于所述P型功函数层108以及所述NMOS区内的扩散阻挡层106的表面上。
N型功函数层111的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。N型功函数层的材料较佳地为TiAlC。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。
进一步地，在所述N型功函数层111的上方设置金属栅电极层112，该金属栅电极层112横跨所述第一鳍片结构1021和所述第二鳍片结构1022，并填充满去除伪栅极结构后的栅极凹槽。
金属栅电极层112的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属栅电极层112。
在一个示例中，使用化学气相沉积工艺形成金属W作为金属栅电极层112。其中，CVD工艺使用WF6作为反应气体，分解WF6沉积形成金属W。
其中，位于NMOS区内的界面层103、高k介电层104、覆盖层105、扩散阻挡层106、N型功函数层111和金属栅电极层112构成NMOS器件的金属栅极叠层结构；位于PMOS区内的界面层103、高k介电层104、覆盖层105、扩散阻挡层106、第一保护层107、P型功函数层108、N型功函数层111和金属栅电极层112构成PMOS器件的金属栅极叠层结构。
在一个示例中，在PMOS和NMOS的金属栅极叠层结构的侧壁上形成偏移侧墙(Spacer)。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在第一伪栅极结构和第二伪栅极结构的顶面和侧壁上均形成偏移侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的偏移侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
在PMOS区和NMOS区内的金属栅极叠层结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
进一步地，在金属栅极叠层结构两侧的第一鳍片结构1021中还形成有上拉晶体管的源极和漏极，在金属栅极叠层结构两侧的第二鳍片结构1022中形成有下拉晶体管的源漏极。
在所述半导体衬底表面上形成有层间介电层，所述金属栅极叠层结构位于所述层间介电层中，该层间介电层的顶面与金属栅极叠层结构的顶面齐平。
所述层间介电层可以选用本领域中常用的介电材料，例如各种氧化物等，层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
对于完整的器件还可能包括其他的元件，例如将源极、漏极、栅极等引出的金属互连结构等，在此不再赘述。
其中本发明的半导体器件可以为SRAM器件，如图2所示，该SRAM器件包括形成于PMOS区的上拉晶体管(PU)，形成于NMOS区内的下拉晶体管(PD)，其中，上拉晶体管和下拉晶体管共用相同的金属栅极叠层结构中的若干膜层，例如共用高k介电层、覆盖层、扩散阻挡层以及金属栅电极层112等，以实现上拉晶体管和下拉晶体管栅极的电连接。
前述实施例中的方法，利用第一保护层保护NMOS区内的第一保护层下方的膜层，利用第二保护层保护PMOS区内的第二保护层下方的膜层，使得在掩膜层去除时产生的掩膜层聚合物残留更加容易去除，因此，PMOS和NMOS的功函数的波动变小，进而提高了器件的失配性能。由于本发明的半导体器件使用前述的方法制作获得，因此其具有相同的优点。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括实施例二所述的半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构和第二鳍片结构；
高k介电层，横跨所述第一鳍片结构和所述第二鳍片结构；
保护层，形成于所述PMOS区内的所述高k介电层上，并横跨所述第一鳍片结构；
P型功函数层，形成于所述PMOS区内的所述保护层上。
本发明的电子装置包括前述的半导体器件，因此也具有相同的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构和第二鳍片结构；
形成横跨所述第一鳍片结构和所述第二鳍片结构的高k介电层；
在所述高k介电层上、形成横跨所述第一鳍片结构和所述第二鳍片结构的第一保护层；
在所述第一保护层上依次形成P型功函数层和第二保护层；
形成图案化的掩膜层覆盖所述PMOS区，暴露所述NMOS区内的所述第二保护层；
以所述图案化的掩膜层为掩膜，去除所述NMOS区内的所述第二保护层和所述P型功函数层，停止于所述第一保护层上；
去除所述图案化的掩膜层；
去除暴露的所述第一保护层和所述第二保护层。
2.根据权利要求1所述的制造方法，其特征在于，所述第一保护层的材料包括P型杂质掺杂的半导体材料层。
3.根据权利要求2所述的制造方法，其特征在于，所述P型杂质掺杂的半导体材料层包括硼掺杂的硅层。
4.根据权利要求1所述的制造方法，其特征在于，所述第二保护层的材料包括氧化物、氮化物和氮氧化物中的一种或几种。
5.根据权利要求1至3任一项所述的制造方法，其特征在于，使用四甲基氢氧化铵溶液或者NH4OH溶液湿法刻蚀去除所述第一保护层。
6.根据权利要求1或4所述的制造方法，其特征在于，使用稀释的氢氟酸溶液湿法刻蚀去除所述第二保护层。
7.根据权利要求1所述的制造方法，其特征在于，所述掩膜层为光刻胶层。
8.根据权利要求1所述的制造方法，其特征在于，在去除所述第一保护层和所述第二保护层的步骤之后，还包括以下步骤：
在所述PMOS区和NMOS区内形成横跨所述第一鳍片结构和第二鳍片结构的N型功函数层；
在所述N型功函数层上形成金属栅电极层。
9.根据权利要求1所述的制造方法，其特征在于，形成所述第一保护层之前，还包括在所述高k介电层上依次形成覆盖层和扩散阻挡层的步骤。
10.根据权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之后，还包括对所述高k介电层进行退火处理的步骤。
11.根据权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之前，还包括在所述第一鳍片结构和所述第二鳍片结构暴露的侧壁和顶面上形成界面层的步骤。
12.根据权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之前，在所述第一鳍片结构和所述第二鳍片结构外侧的半导体衬底上还形成有隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。
13.根据权利要求1所述的制造方法，其特征在于，所述半导体器件为SRAM器件，所述PMOS区用于形成所述SRAM器件的上拉晶体管，所述NMOS区用于形成所述SRAM器件的下拉晶体管。
14.一种采用权利要求1至13任一项所述的方法形成的半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底包括PMOS区和NMOS区，在所述半导体衬底上的所述PMOS区和所述NMOS区内分别形成有第一鳍片结构和第二鳍片结构；
高k介电层，横跨所述第一鳍片结构和所述第二鳍片结构；
保护层，形成于所述PMOS区内的所述高k介电层上，并横跨所述第一鳍片结构；
P型功函数层，形成于所述PMOS区内的所述保护层上。
15.根据权利要求14所述的半导体器件，其特征在于，还包括：
N型功函数层，横跨所述第一鳍片结构和所述第二鳍片结构，位于所述P型功函数层以及所述NMOS区内的所述高k介电层的上方；
金属栅电极层，形成于所述N型功函数层的上方。
16.根据权利要求14所述的半导体器件，其特征在于，所述保护层的材料包括P型杂质掺杂的半导体材料层。
17.根据权利要求16所述的半导体器件，其特征在于，所述P型杂质掺杂的半导体材料层包括硼掺杂的硅层。
18.根据权利要求15所述的半导体器件，其特征在于，在所述高k介电层和所述P型功函数层之间、以及所述N型功函数层和所述高k介电层之间自下而上还设置有覆盖层和扩散阻挡层。
19.根据权利要求14至17任一项所述的半导体器件，其特征在于，在所述高k介电层下方，所述第一鳍片结构和所述第二鳍片结构的侧壁和顶面上形成有界面层。
20.一种电子装置，其特征在于，包括如权利要求14至19任一项所述的半导体器件。
CN201610919797.4A 2016-10-21 2016-10-21 一种半导体器件及其制造方法和电子装置 Active CN107978564B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610919797.4A CN107978564B (zh) 2016-10-21 2016-10-21 一种半导体器件及其制造方法和电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610919797.4A CN107978564B (zh) 2016-10-21 2016-10-21 一种半导体器件及其制造方法和电子装置

Publications (2)

Publication Number Publication Date
CN107978564A CN107978564A (zh) 2018-05-01
CN107978564B true CN107978564B (zh) 2021-02-02

Family

ID=62003791

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610919797.4A Active CN107978564B (zh) 2016-10-21 2016-10-21 一种半导体器件及其制造方法和电子装置

Country Status (1)

Country Link
CN (1) CN107978564B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110581102B (zh) * 2018-06-07 2021-11-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112151451A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112635402A (zh) * 2019-10-08 2021-04-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446725A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 一种层叠栅极制作方法
CN106033746A (zh) * 2015-03-09 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752316B (zh) * 2013-12-25 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
KR102271003B1 (ko) * 2014-07-11 2021-06-29 삼성전자주식회사 반도체 소자의 제조 방법
US9230864B1 (en) * 2014-10-16 2016-01-05 United Microelectronics Corp. Method of forming a semiconductor device having a metal gate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446725A (zh) * 2010-10-14 2012-05-09 中芯国际集成电路制造(上海)有限公司 一种层叠栅极制作方法
CN106033746A (zh) * 2015-03-09 2016-10-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法

Also Published As

Publication number Publication date
CN107978564A (zh) 2018-05-01

Similar Documents

Publication Publication Date Title
US11289573B2 (en) Contact resistance reduction in nanosheet device structure
CN102214579B (zh) 半导体元件的制作方法及半导体元件
US20130309856A1 (en) Etch resistant barrier for replacement gate integration
US11011626B2 (en) Fin field-effect transistor with reduced parasitic capacitance and reduced variability
US20220130730A1 (en) Semiconductor Device and Method
CN109509791B (zh) 具有鳍形有源区的半导体器件
US10304731B2 (en) Damascene oxygen barrier and hydrogen barrier for ferroelectric random-access memory
US7326617B2 (en) Method of fabricating a three-dimensional multi-gate device
US11031298B2 (en) Semiconductor device and method
US11417739B2 (en) Contacts for semiconductor devices and methods of forming the same
TWI832034B (zh) 半導體裝置及其製造方法
TWI780835B (zh) 半導體裝置及其形成方法
CN107978564B (zh) 一种半导体器件及其制造方法和电子装置
TW202139272A (zh) 半導體裝置的形成方法
CN110571218B (zh) 铁电随机存取存储器器件
CN109545734B (zh) 半导体结构及其形成方法
CN107799471B (zh) 一种半导体器件及其制造方法和电子装置
CN107919282B (zh) 一种半导体器件及其制造方法和电子装置
CN108447826B (zh) 一种半导体器件及其制造方法和电子装置
TW202410163A (zh) 奈米結構場效電晶體及其製造方法
US20220367193A1 (en) Semiconductor Device and Method
CN108735670B (zh) 一种半导体器件及其制造方法和电子装置
US20190318955A1 (en) Self-aligned single diffusion break for fully depleted silicon-on-insulator and method for producing the same
TW202322399A (zh) 半導體裝置及其製造方法
CN109087890B (zh) 一种半导体器件及其制造方法、电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant