CN107947902A - 一种高速接口芯片的数据差错处理***及方法 - Google Patents

一种高速接口芯片的数据差错处理***及方法 Download PDF

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Abstract

本发明公开了一种高速接口芯片的数据差错处理***及方法，其实现过程为：首先配置编码算法，将ECC编码算法和BCH译码纠错算法相结合，即ECC编码算法中嵌入BCH译码纠错算法；然后通过编码算法对高速接口芯片中的数据编码、纠错，查看是否需要BCH译码；最后由高速接口芯片内部对经处理后的数据继续进行处理。本发明的一种高速接口芯片的数据差错处理***及方法与现有技术相比，通过在ECC算法中嵌入BCH码纠错算法，解决了传统纠错算法纠错能力差，译码复杂且耗时的问题，实用性强，适用范围广泛，易于推广。

Description

一种高速接口芯片的数据差错处理***及方法
技术领域
本发明涉及微电子领域，具体地说是一种实用性强的高速接口芯片的数据差错处理***及方法。
背景技术
随着信息时代的到来以及电子技术的发展，在信息技术发展迅速的今天，人们不断追求海量存储容量、高性能、高安全性、高可用性、可扩展性、可管理性等。在电子、微电子及通信领域,近年来一个突出的特点就是数据传输量的与日俱增,这也给与之应对的接口芯片提出了更高的要求,也成为大量高速接口芯片出现的契机。
而数据在存储或者传输的过程中，由于干扰或者硬件故障等原因有可能使传输的数据产生一定的误差，因此，提高信息存储和传输的可靠性、正确性和一致性，并能及时进行数据的正确性验证和错误恢复是十分必要的。
纠错码技术目前是提高信息传输可靠性和准确性的一种重要和必要手段。目前数据检纠错常用的方法有奇偶校验、CRC校验、FEC、重复码校验、ECC、汉明码、RS码和BCH码等等。
但是当前的纠错码技术都存在一定的不足之处，比如ECC纠错算法的纠错能力差，对1比特以上的错误无法纠正，对2比特以上的错误不保证被检测；基于RS码和BCH码纠错算法的译码耗时比较长；而奇偶检验、CRC校验等不具有纠错功能。
基于此，亟需一种能够解决传统纠错算法纠错能力差或耗时的新的纠错处理技术。
发明内容
本发明的技术任务是针对以上不足之处，提供一种实用性强的高速接口芯片的数据差错处理***及方法。
一种高速接口芯片的数据差错处理***，包括：
数据编码模块，通过ECC编码算法和BCH译码纠错算法，对高速接口芯片待发送的数据进行编码；
数据处理模块，通过ECC编码算法，对高速接口芯片待发送的数据进行纠错，通过BCH译码纠错算法，对需要译码的数据进行BCH译码；
数据传输模块，用于将数据编码模块编码后的数据发送至数据纠错模块，并将经数据纠错模块处理后的数据传输至高速接口芯片内部进行处理。
所述数据编码模块、数据处理模块均通过将ECC编码算法和BCH译码纠错算法相结合实现，即在ECC编码算法中嵌入BCH译码纠错算法，当数据编码模块对待发送数据编码时，首先进行ECC编码，然后再将经ECC编码后的数据进行BCH编码，最后再由数据传输模块将经BCH编码后的数据传输到数据处理模块进行纠错译码处理。
所述数据编码模块对待发送数据进行编码的具体过程为：
首先进行ECC编码：将待发送数据分组，每256 B数据为一组；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码；
然后进行BCH编码：将ECC编码后的数据进行分组，按每256 B数据为一组进行BCH编码；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；采用8位并行BCH编码算法，即每8bit作为一组同时计算，通过信息位计算得到校验和，由信息位和校验和共同组成一组BCH码。
所述数据处理模块对数据纠错的过程为：首先将编码后的数据进行分组，按每256B数据为一组，同ECC编码一样生成22bit的校验码；然后将获得的校验码和发送数据时存储的校验码进行按位异或操作；当异或操作得到的结果为0时，则数据不存在错误；当异或操作得到的结果中存在11bit的值为1，则存在一个比特错误，且进行纠正；当异或操作得到的结果只存在1bit错误时，则生成的校验码出错，数据不存在错误；当异或操作得到的结果为其他情况则出现多比特错误，不可纠正，需要进行BCH译码。
所述数据传输模块包括高速接口芯片的发送端接口单元、接收端接口单元，相对应的，数据编码模块与发送端接口单元通信连接，数据处理模块与接收端接口单元通信连接；数据编码模块编码后的数据通过发送端接口单元发送，由接收端接口单元接收后交由数据处理模块处理。
一种高速接口芯片的数据差错处理方法，其实现过程为：
一、首先配置编码算法，将ECC编码算法和BCH译码纠错算法相结合，即ECC编码算法中嵌入BCH译码纠错算法；
二、然后通过编码算法对高速接口芯片中的数据编码、纠错，查看是否需要BCH译码；
三、最后由高速接口芯片内部对经步骤二处理后的数据继续进行处理。
所述步骤二中对数据编码纠错的过程为：首先对待发送的数据顺序进行ECC编码和BCH编码，然后经高速接口芯片的发送端接口发送出去，高速接口芯片的接收端接口收到数据后进行ECC纠错。
对待发送的数据进行ECC编码过程为：
首先将待发送数据分组，每256 B数据为一组；
然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；
对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码。
对待发送的数据进行ECC编码后再进行BCH编码的过程为：
将ECC编码后的数据进行分组，按每256 B数据为一组进行BCH编码；
然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；
采用8位并行BCH编码算法，即每8bit作为一组同时计算，通过信息位计算得到校验和，由信息位和校验和共同组成一组BCH码；
BCH编码完成后从高速接口芯片的发送端接口发送出去。
步骤二中对数据纠错的具体过程为：
1）高速接口芯片的接收端收到数据后，首先进行将数据进行分组，按每256 B数据为一组，同ECC编码一样生成22bit的校验码；
2）将步骤1）中的校验码和发送数据时存储的校验码进行按位异或操作；
3）当异或操作得到的结果为0时，则数据不存在错误；
4）当异或操作得到的结果中存在11bit的值为1，则存在一个比特错误，且进行纠正；
5）当异或操作得到的结果只存在1bit错误时，则生成的校验码出错，数据不存在错误；
6）当异或操作得到的结果为其他情况则出现多比特错误，不可纠正，并指示需要进行BCH译码。
本发明的一种高速接口芯片的数据差错处理***及方法和现有技术相比，具有以下有益效果：
本发明的一种高速接口芯片的数据差错处理***及方法，基于ECC编码算法计算快速特点和BCH码可控的随机纠错能力强的，将两种算法相结合解决了传统纠错算法纠错能力差的问题，可纠正高速接口芯片数据传输中出现的的多比特随机错误；克服了传统基于BCH码或RS码纠错算法译码复杂且耗时的问题，提高了数据传输的可靠性和准确性，实用性强，适用范围广泛，易于推广。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
附图1为本发明***的结构示意图。
附图2为本发明方法的实现流程图。
具体实施方式
为了使本技术领域的人员更好地理解本发明的方案，下面结合具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如附图1所示，一种高速接口芯片的数据差错处理***，包括：
数据编码模块，通过ECC编码算法和BCH译码纠错算法，对高速接口芯片待发送的数据进行编码；
数据处理模块，通过ECC编码算法，对高速接口芯片待发送的数据进行纠错，通过BCH译码纠错算法，对需要译码的数据进行BCH译码；
数据传输模块，用于将数据编码模块编码后的数据发送至数据纠错模块，并将经数据纠错模块处理后的数据传输至高速接口芯片内部进行处理。
所述数据编码模块、数据处理模块均通过将ECC编码算法和BCH译码纠错算法相结合实现，即在ECC编码算法中嵌入BCH译码纠错算法，当数据编码模块对待发送数据编码时，首先进行ECC编码，然后再将经ECC编码后的数据进行BCH编码，最后再由数据传输模块将经BCH编码后的数据传输到数据处理模块进行纠错译码处理。
所述数据编码模块对待发送数据进行编码的具体过程为：
首先进行ECC编码：将待发送数据分组，每256 B数据为一组；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码；
然后进行BCH编码：将ECC编码后的数据进行分组，按每256 B数据为一组进行BCH编码；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；采用8位并行BCH编码算法，即每8bit作为一组同时计算，通过信息位计算得到校验和，由信息位和校验和共同组成一组BCH码。
所述数据处理模块对数据纠错的过程为：首先将编码后的数据进行分组，按每256B数据为一组，同ECC编码一样生成22bit的校验码；然后将获得的校验码和发送数据时存储的校验码进行按位异或操作；当异或操作得到的结果为0时，则数据不存在错误；当异或操作得到的结果中存在11bit的值为1，则存在一个比特错误，且进行纠正；当异或操作得到的结果只存在1bit错误时，则生成的校验码出错，数据不存在错误；当异或操作得到的结果为其他情况则出现多比特错误，不可纠正，需要进行BCH译码。
所述数据传输模块包括高速接口芯片的发送端接口单元、接收端接口单元，相对应的，数据编码模块与发送端接口单元通信连接，数据处理模块与接收端接口单元通信连接；数据编码模块编码后的数据通过发送端接口单元发送，由接收端接口单元接收后交由数据处理模块处理。
如附图2所示，一种高速接口芯片的数据差错处理方法，在该方法中，高速接口芯片先对待发送的数据进行ECC编码和BCH编码，然后经发送端接口发送出去；高速接口芯片接收端收到数据后进行ECC纠错；高速接口芯片接收端根据ECC纠错结果指示是否进行BCH译码；高速接口芯片对经纠错处理后的数据做进一步的处理。
基于上述描述，该方法的实现过程为：
一、首先配置编码算法，将ECC编码算法和BCH译码纠错算法相结合，即ECC编码算法中嵌入BCH译码纠错算法；
二、然后通过编码算法对高速接口芯片中的数据编码、纠错，查看是否需要BCH译码；
三、最后由高速接口芯片内部对经步骤二处理后的数据继续进行处理。
所述步骤二中对数据编码纠错的过程为：首先对待发送的数据顺序进行ECC编码和BCH编码，然后经高速接口芯片的发送端接口发送出去，高速接口芯片的接收端接口收到数据后进行ECC纠错。
对待发送的数据进行ECC编码过程为：
首先将待发送数据分组，每256 B数据为一组；
然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；
对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码。
对待发送的数据进行ECC编码后再进行BCH编码的过程为：
将ECC编码后的数据进行分组，按每256 B数据为一组进行BCH编码；
然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；
由于BCH编码实际上是对二进制串行比特流进行运算操作，如果采用传统的BCH编码算法，处理效率很低，本发明提出了一种采用8位并行BCH编码算法，即每8bit作为一组同时计算，这种计算技术已经较为成熟，故在此不再赘述。编码是由信息位计算得到校验和的过程，信息位和校验和共同组成一组BCH码。BCH编码完成后从高速接口芯片发送端发送出去。
步骤二中对数据纠错的具体过程为：
1）高速接口芯片的接收端收到数据后，首先进行将数据进行分组，按每256 B数据为一组，同ECC编码一样生成22bit的校验码；
2）将步骤1）中的校验码和发送数据时存储的校验码进行按位异或操作；
3）当异或操作得到的结果为0时，则数据不存在错误；
4）当异或操作得到的结果中存在11bit的值为1，则存在一个比特错误，且进行纠正；
5）当异或操作得到的结果只存在1bit错误时，则生成的校验码出错，数据不存在错误；
6）当异或操作得到的结果为其他情况则出现多比特错误，不可纠正，并指示需要进行BCH译码。
BCH译码过程可采用现有过程，即由伴随式计算、求解错误位置多项式、搜索错误位置及纠错三个步骤组成。改进的编译码算法都是以一组BCH码为单元进行编译码操作，可以有效地缩短额外的延时，提高了数据处理效率。
接收到的数据经过检测和纠错处理后交由高速接口芯片内部模块做进一步处理。
以上所述仅为本发明的较佳实施例，本发明的专利保护范围包括但不限于上述具体实施方式，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的专利保护范围之内。
通过上面具体实施方式，所述技术领域的技术人员可容易的实现本发明。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (10)

1.一种高速接口芯片的数据差错处理***，其特征在于，包括：
数据编码模块，通过ECC编码算法和BCH译码纠错算法，对高速接口芯片待发送的数据进行编码；
数据处理模块，通过ECC编码算法，对高速接口芯片待发送的数据进行纠错，通过BCH译码纠错算法，对需要译码的数据进行BCH译码；
数据传输模块，用于将数据编码模块编码后的数据发送至数据纠错模块，并将经数据纠错模块处理后的数据传输至高速接口芯片内部进行处理。
2.根据权利要求1所述的一种高速接口芯片的数据差错处理***，其特征在于，所述数据编码模块、数据处理模块均通过将ECC编码算法和BCH译码纠错算法相结合实现，即在ECC编码算法中嵌入BCH译码纠错算法，当数据编码模块对待发送数据编码时，首先进行ECC编码，然后再将经ECC编码后的数据进行BCH编码，最后再由数据传输模块将经BCH编码后的数据传输到数据处理模块进行纠错译码处理。
3.根据权利要求2所述的一种高速接口芯片的数据差错处理***，其特征在于，所述数据编码模块对待发送数据进行编码的具体过程为：
首先进行ECC编码：将待发送数据分组，每256 B数据为一组；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码；
然后进行BCH编码：将ECC编码后的数据进行分组，按每256 B数据为一组进行BCH编码；然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；采用8位并行BCH编码算法，即每8bit作为一组同时计算，通过信息位计算得到校验和，由信息位和校验和共同组成一组BCH码。
4.根据权利要求2所述的一种高速接口芯片的数据差错处理***，其特征在于，所述数据处理模块对数据纠错的过程为：首先将编码后的数据进行分组，按每256 B数据为一组，同ECC编码一样生成22bit的校验码；然后将获得的校验码和发送数据时存储的校验码进行按位异或操作；当异或操作得到的结果为0时，则数据不存在错误；当异或操作得到的结果中存在11bit的值为1，则存在一个比特错误，且进行纠正；当异或操作得到的结果只存在1bit错误时，则生成的校验码出错，数据不存在错误；当异或操作得到的结果为其他情况则出现多比特错误，不可纠正，需要进行BCH译码。
5.根据权利要求1-4任一所述的一种高速接口芯片的数据差错处理***，其特征在于，所述数据传输模块包括高速接口芯片的发送端接口单元、接收端接口单元，相对应的，数据编码模块与发送端接口单元通信连接，数据处理模块与接收端接口单元通信连接；数据编码模块编码后的数据通过发送端接口单元发送，由接收端接口单元接收后交由数据处理模块处理。
6.一种高速接口芯片的数据差错处理方法，其特征在于，其实现过程为：
一、首先配置编码算法，将ECC编码算法和BCH译码纠错算法相结合，即ECC编码算法中嵌入BCH译码纠错算法；
二、然后通过编码算法对高速接口芯片中的数据编码、纠错，查看是否需要BCH译码；
三、最后由高速接口芯片内部对经步骤二处理后的数据继续进行处理。
7.根据权利要求6所述的一种高速接口芯片的数据差错处理方法，其特征在于，所述步骤二中对数据编码纠错的过程为：首先对待发送的数据顺序进行ECC编码和BCH编码，然后经高速接口芯片的发送端接口发送出去，高速接口芯片的接收端接口收到数据后进行ECC纠错。
8.根据权利要求7所述的一种高速接口芯片的数据差错处理方法，其特征在于，对待发送的数据进行ECC编码过程为：
首先将待发送数据分组，每256 B数据为一组；
然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；
对矩阵进行编码，矩阵进行编码后分别生成6bit的列校验信息和16bit的行校验信息，即22bit的校验码。
9.根据权利要求7或8所述的一种高速接口芯片的数据差错处理方法，其特征在于，对待发送的数据进行ECC编码后再进行BCH编码的过程为：
将ECC编码后的数据进行分组，按每256 B数据为一组进行BCH编码；
然后把256 B数据看成256x8的矩阵，矩阵的每个元素表示一个比特位；
采用8位并行BCH编码算法，即每8bit作为一组同时计算，通过信息位计算得到校验和，由信息位和校验和共同组成一组BCH码；
BCH编码完成后从高速接口芯片的发送端接口发送出去。
10.根据权利要求9所述的一种高速接口芯片的数据差错处理方法，其特征在于，步骤二中对数据纠错的具体过程为：
1）高速接口芯片的接收端收到数据后，首先进行将数据进行分组，按每256 B数据为一组，同ECC编码一样生成22bit的校验码；
2）将步骤1）中的校验码和发送数据时存储的校验码进行按位异或操作；
3）当异或操作得到的结果为0时，则数据不存在错误；
4）当异或操作得到的结果中存在11bit的值为1，则存在一个比特错误，且进行纠正；
5）当异或操作得到的结果只存在1bit错误时，则生成的校验码出错，数据不存在错误；
6）当异或操作得到的结果为其他情况则出现多比特错误，不可纠正，并指示需要进行BCH译码。
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