CN107942797B - 基于sopc的嵌入式双核伺服控制器及其设计方法 - Google Patents

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Abstract

本发明提供一种基于SOPC的嵌入式双核伺服控制器及其设计方法，硬件架构，包含FPGA和与之信号连接的电源***、程序FLASH、数据FLASH、驱动器、数据指令通信单元、传感器数据读取单元等，FPGA设有两个Microblaze软核处理器来进行双核并行计算；多个IP软核通过PLB总线进行信号连接，各Microblaze软核处理器通过PLB总线与各个IP软核进行数据交互；两个Microblaze软核处理器之间进行双核数据通信。根据控制***功能要求确定硬件架构、接口类型，然后确定软件底层架构，利用XPS工具进行编译，导出顶层接口文件，在SDK平台中进行顶层软核控制器设计开发。本发明提高了控制器的协同处理能力，具有资源丰富、可扩展性强、可靠性高、低成本以及设计容易的优点。

Description

基于SOPC的嵌入式双核伺服控制器及其设计方法
技术领域
本发明所涉及的是数字化伺服控制***领域，特别涉及一种基于SOPC的嵌入式双核伺服控制器及其设计方法。
背景技术
目前，数字伺服控制器硬件平台主要包括DSP、DSP+FPGA、FPGA·三种架构，基于DSP的伺服控制器有着设计灵活、调试方便的优势，但是外设资源有限，不能适应目前多种通信接口高速并行处理的需求，即使TI公司推出了F28M35双核处理器，也不能改变这一弊端，基于DSP+FPGA的伺服控制器，能够同时满足设计灵活和并接通信的要求，但是电路较为复杂，成本较高。近年来随着微电子技术的发展，片上可编程技术也逐渐兴起，FPGA内部可以嵌入软核或者硬核处理器，将处理器、存储器、I/O接口等***设计所需的功能集成到一个可编程逻辑器件FPGA上，从而构成片上可编程***(SOPC)，采用基于单FPGA的控制器即可实现DSP+FPGA控制器的所有功能，从而在航天、航空领域得到了广泛应用。
随着任务量的增多，FPGA嵌入式单核***存在对存储器的访问不能同时进行，在高速运行情况下容易混乱的问题，Xilinx公司的FPGA推出了双核***，即可以在一个FPGA内部嵌入两个片上微处理器软核Microblaze(一种针对Xilinx FPGA器件而优化的功能强大的32位微处理器，也是业界最快的软处理器IP核解决方案)，进行多任务协同，并行计算，极大提高了***的响应速度。
近年来国内外学者针对基于FPGA的嵌入式***进行了大量研究，哈尔滨工业大学的王晓路在“基于FPGA的嵌入式双核***设计”一文中介绍了双核之间通信的几种方法。南京理工大学的柏玉娴在“基于SOPC技术的嵌入式控制***研究与设计”一文中提出了基于Xilinx公司Virtex-5FXT FPGA为平台的嵌入式控制***的设计方案，此方案主要是基于嵌入式实时操作***VxWorks软件开发及应用相关的研究，此外在文中还提及了PowerPC440硬核处理器，并未采用Microblaze的软核处理器。夏门大学的姚铭同志在“基于FPGA的双核嵌入式***构建”一文中提出了一种基于Xilinx的Virtex-II Pro开发板实现了双核嵌入式***构建，给出了双核***的构建方法及原理，这种构建方法主要PowerPC405的硬核处理器架构。
专利申请“基于FPGA的嵌入式双核***的自主配置方法”(CN201410047913.9)一文中，提出了双核***自主完成配置和加载的问题。专利申请“基于FPGA的嵌入式双核继电保护***”(CN201510107412.X)一文中提出基于NIOS II软核处理器的双核设计方法。专利申请“一种机器视觉控制方法及机器人控制器和机器人控制***”(CN201610122709.8)一文中提出了嵌入式双核微处理器在图像处理和运动控制中的应用。现有技术均未见涉及基于SOPC的嵌入式双核天线伺服控制器设计方法。
目前，基于FPGA的单核数字化伺服控制***，采用单一主线程，多任务调度均需采用查询或者中断的方式，加大了阻塞状态下的等待时间，延长了数据更新的周期，且无绝对意义上的并行处理。在面临多任务、大数据量等实际问题，单核处理器执行时间较长和无法并行处理的劣势逐渐显露，控制的实时性和算法精度无法得到保证。
发明内容
为解决以上现行技术存在的问题，本发明的目的在于提出一种基于SOPC的嵌入式双核伺服控制器，提高控制器的协同处理能力，而且具有资源丰富、可扩展性强、可靠性高、低成本以及设计容易的优点。本发明还提供了基于SOPC的嵌入式双核伺服控制器的设计方法。
为了达到上述目的，本发明的一个技术方案是提供一种基于SOPC的嵌入式双核伺服控制器，其包含：
作为主控制器的FPGA，和与之信号连接的以下模块：
电源***，为FPGA及其他模块供电；
程序FLASH，对程序进行存储，供FPGA读取程序；
数据FLASH，对控制参数进行存储，供FPGA读取控制参数；
数据指令通信单元，实现FPGA与外部装置的数据指令通信；
传感器数据读取单元，获取传感器数据，提供给FPGA；
驱动器，根据FPGA提供的驱动信号，对执行装置进行驱动；
其中，FPGA设有两个Microblaze软核处理器来进行双核并行计算；多个IP软核通过PLB总线进行信号连接，各Microblaze软核处理器通过PLB总线与各个IP软核进行数据交互；两个Microblaze软核处理器之间进行双核数据通信。
优选地，第一软核处理器Microblaze0进行数据指令接收发送、传感器数据读取及预处理，并通过双核数据通信与第二软核处理器Microblaze1共享数据；第二软核处理器Microblaze1上电读取控制参数，根据共享数据完成伺服控制算法的计算，并送出驱动信号到驱动器，实现伺服***的既定功能。
优选地，第一软核处理器Microblaze0通过第一PLB总线，与定时器IP核、中断控制IP核、传感器读取IP核交互数据；第二软核处理器Microblaze1通过第二PLB总线，与定时器IP核、中断控制IP核、数据指令读取IP核、驱动器控制IP核、控制参数存储IP核交互数据。
优选地，两个Microblaze软核处理器之间的双核数据通信，基于Shared BRAM或MailBox方式实现。
优选地，Shared BRAM方式还通过互斥访问IP核Mutex进行仲裁。
优选地，数据共享量大于1000字节时，双核数据通信选择Shared BRAM方式，否则选择Mailbox。
本发明的另一个技术方案是提供一种基于SOPC的嵌入式双核伺服控制器的设计方法，适用于上述任意一种基于SOPC的嵌入式双核伺服控制器。
优选地，所述设计方法包含以下步骤：
S1、根据伺服***既定功能的需求，构建控制回路；
S2、根据控制回路，确定嵌入式双核伺服控制器的硬件架构，包含FPGA和与之信号连接的电源***、程序FLASH、数据FLASH、驱动器、数据指令通信单元、传感器数据读取单元；
S3、根据硬件架构和控制策略，确定嵌入式双核伺服控制器底层所需的IP软核，包含定时器IP核、中断控制IP核、传感器读取IP核、数据指令读取IP核、驱动器控制IP核、控制参数存储IP核；各IP软核开放相应的数据端口与PLB总线连接；
S4、在XPS中搭建基于IP软核的底层软件平台：
根据选用的FPGA型号，创建具有两个Microblaze软核处理器的底层软件平台；将IP软核添加到底层软件平台中与PLB总线连接，分配内部时钟、外部端口、地址，进行底层软件架构编译；
S5、XPS搭建的软件底层架构编译完成后，导出顶层接口文件到SDK中进行控制***的顶层开发。
本发明提供一种基于SOPC的嵌入式双核伺服控制器及其设计方法，采用基于Xilinx(赛灵思)公司FPGA的双MicroBlaze软核处理器，完成数字控制器并行计算，协同工作，提高运行速率，实现高精度、高实时性、多任务等高要求伺服控制。
根据控制***功能要求确定硬件架构、接口类型，然后确定软件底层架构，利用XPS工具进行编译，导出顶层接口文件，在SDK平台中进行顶层软核控制器设计开发。
本发明带来以下有益效果：
(1)高实时性：该设计方法采用两个Microblaze嵌入式软核处理器，可以实现控制算法和数据预处理的同步运行，实时性得到了大幅提高。
(2)低成本：该设计方法采用单个FPGA实现了原有DSP+FPGA方案的所有功能，可以实现低成本设计。
(3)灵活性高：采用嵌入式***Microbalze运行控制算法和数据预处理，均可在线运行调试，监控运行数据，改变了传统FPGA的繁琐的调试方式。不仅如此，控制参数可以上电读取，可以根据伺服***的差异性进行灵活调整。
(4)稳定性好：经实验证实，该***在重复上电及长时间高低温环境试验及振动试验下仍可稳定运行。
附图说明
图1是基于SOPC的嵌入式双核伺服控制器的硬件架构示意图；
图2是本发明中双核架构的参数化调试硬件调试平台的示意图；
图3是本发明基于状态机的控制器参数变更流程的示意图；
图4是本发明实施例中角速率陀螺式稳定平台的稳定回路示意图；
图5是本发明实施例中角速率陀螺式稳定平台的硬件架构的示意图；
图6是本发明实施例中角速率陀螺式稳定平台的底层软件架构示意图。
具体实施方式
本发明所述基于SOPC的双核控制***，均是基于Xilinx公司的FPGA为核心处理器，并利用片上的两个MicroBlaze软核处理器，实现数字控制器双核并行计算。FPGA包含丰富的逻辑设计资源，可以完成复杂的逻辑及数据处理功能，具有可重复编程、设计周期短、研发成本低等优点。
基于SOPC的双核控制***硬件架构如图1所示，包含FPGA主控制器、电源***、程序FLASH、数据指令通信、传感器数据读取单元、驱动器、数据FLASH等。电源***主要为FPGA及其他模块提供电源，程序FLASH主要用于程序存储，数据FLASH主要用于存储控制参数，驱动器主要用于驱动执行装置，FPGA主控制器用于完成读取程序、传感器数据、运行控制算法、输出驱动信号等功能。
双核控制***FPGA内部软件架构如图2所示，包括两个Microblaze软核处理器，基于Shared BRAM(共享内存方式)或MailBox(邮箱)实现双核数据通信，存储器IP核、定时器IP核、中断控制IP核、外部功能IP核、数据指令通信IP核、驱动器控制IP核、控制参数存储IP核等，以上IP软核通过PLB总线进行连接，Microblaze软核处理器通过PLB总线与各软核进行数据交互。
目前FPGA双核通信主要包含2种方式：Shared BRAM和Mailbox。基于Shared BRAM的双核通信方式相对比较简单，适用于大数据量共享情况，读取速度快，实现简单，但是两个Microblaze处理器存在同时读写的情况，必须通过内部Mutex(XPS提供的用于处理多线程工作对共享资源的互斥访问IP核)进行仲裁，实现互斥访问，而且双核并无实时数据交换。基于Mailbox的软核建立起两个软核之间的通信，且每个Mailbox自带数据发送和接收FIFO，可以做到数据实时直接交互，适合频繁数据帧交换。以上两种通信方式各有优缺点，本发明并不限定使用其中的哪种方式进行数据通信。优选的示例中，可以根据数据共享量进行选择，如果大于1000字节，选择Shared BRAM，否则建议选择Mailbox。
基于SOPC的双核控制***运行方案如图3所示，伺服控制领域控制算法的稳定实现，均是建立在固定周期T的时域运算之上，且该控制周期应远小于伺服***的响应周期。在高精度、高实时性、多任务伺服控制领域，为了获取较高的控制器计算精度，要求控制周期非常短，传感器预处理和复杂的控制算法会同时消耗大量的运算时间，因此必须采用双核***可以较好的解决此类问题。
其中，软核Microblaze0用作传感器读取和指令接收发送功能，并按照要求进行数据预处理，通过Mailbox或Shared RAM与软核Microblaze1共享数据；软核Microblaze1上电读取控制参数，根据共享数据完成伺服控制算法的计算，并送出驱动信号到驱动器，实现伺服***的既定功能。
在此以二轴高精度空间稳定平台为例，详细介绍本发明提出的一种基于SOPC的嵌入式双核伺服控制器的设计方法：
1、根据伺服***功能要求，构建控制回路
控制回路的构建是根据不同控制功能需求决定的，目前角速率陀螺式稳定平台的稳定回路主要由控制器Gc(s)，包含电机功放、电机和机构的驱动机构G(s)，速率陀螺T(s)，测速机等构成，如图4所示。由测速机构成的内回路主要用于提高***刚度，由速率陀螺构成的外回路主要用于隔离扰动，实现空间稳定。
2、根据控制回路，确定整体硬件控制器架构
根据构建的控制回路，控制器的硬件架构，如图5所示，基于FPGA，以RS 422进行数据指令通信，对测速机进行AD信号读取，对陀螺以RS 422进行信号读取，向驱动器输出PWM信号，以及与数据Flash进行SPI信号读写。本实施例中不对选取测速机、驱动器类型、陀螺接口类型等问题进行讨论，根据本领域公知技术可以解决。
3、根据整体硬件控制器架构和控制，确定底层所需IP软核
根据控制器硬件架构，可以确定控制器的底层软件架构需要：定时器IP核、中断控制IP核、陀螺RS422读取IP核、测速机AD读取IP核、数据指令RS422读取IP核，PWM驱动器控制IP核，SPI数据存储IP核，如图6所示，由于本例中提及的数据通信和传感器数据量不超过1000字节，双核之间的通信方式选用Mailbox方式。IP软核在编写的过程中根据需要开放相应数据端口与PLB总线连接。
4、在XPS中搭建基于IP软核的底层软件平台
XPS(Xilinx Platform Studio)是Xilinx公司提供的基于IP软核的编程工具，根据选用的FPGA型号，通过XPS创建底层双Microblaze平台，根据图6确定的软件架构，将上述IP软核添加到XPS平台中，连接到PLB总线，分配内部时钟和外部端口，然后分配地址，进行底层软件架构编译。
5、在SDK中进行控制***设计
SDK(Software Develop Kit)是Xilinx公司提供的嵌入式平台开发工具，主要用于开发***的具体实现和算法，调试方便灵活。将上述XPS搭建的软件底层架构编译完成后，可以导出到SDK平台进行顶层开发。IP核的设计方法在此不再赘述。
如图3所示，软核Microblaze0会在定时器中断中完成陀螺数据读取、测速机数据读取，并进行数据预处理，通过Mailbox与Microbalze1进行数据交互；Microblaze1主要会在定时器中断中完成与Microlbalze0数据交互、控制算法运行、驱动器控制和参数读取、存储。
Microblaze1定时器中断的周期T1主要由控制回路的响应特性决定，应满足下述公式：
T≤1/10/fbw
式中fbw控制***所需响应带宽。
Microblaze0定时器中断的周期T0是T1的2倍以上。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (6)

1.一种基于SOPC的嵌入式双核伺服控制器，其特征在于，包含：
作为主控制器的FPGA，和与之信号连接的以下模块：
电源***，为FPGA及其他模块供电；
程序FLASH，对程序进行存储，供FPGA读取程序；
数据FLASH，对控制参数进行存储，供FPGA读取控制参数；
数据指令通信单元，实现FPGA与外部装置的数据指令通信；
传感器数据读取单元，获取传感器数据，提供给FPGA；
驱动器，根据FPGA提供的驱动信号，对执行装置进行驱动；
其中，FPGA设有两个Microblaze软核处理器来进行双核并行计算；多个IP软核通过PLB总线进行信号连接，各Microblaze软核处理器通过PLB总线与各个IP软核进行数据交互；两个Microblaze软核处理器之间进行双核数据通信；
第一软核处理器Microblaze0在定时器中断中进行数据指令接收发送、传感器数据读取及预处理，并通过双核数据通信与第二软核处理器Microblaze1共享数据；第二软核处理器Microblaze1上电读取控制参数，定时器中断中根据共享数据完成伺服控制算法的计算，并送出驱动信号到驱动器，实现伺服***的既定功能；
第一软核处理器Microblaze0通过第一PLB总线，与定时器IP核、中断控制IP核、传感器读取IP核交互数据；第二软核处理器Microblaze1通过第二PLB总线，与定时器IP核、中断控制IP核、数据指令读取IP核、驱动器控制IP核、控制参数存储IP核交互数据；
第二软核处理器Microblaze1定时器中断的周期T1由控制回路的响应特性决定，满足以下公式：
T1≤1/10/fbw
式中，fbw控制***所需响应带宽；
第一软核处理器Microblaze0定时器中断的周期T0是T1的2倍以上。
2.如权利要求1所述基于SOPC的嵌入式双核伺服控制器，其特征在于，两个Microblaze软核处理器之间的双核数据通信，基于Shared BRAM或MailBox方式实现。
3.如权利要求2所述基于SOPC的嵌入式双核伺服控制器，其特征在于，Shared BRAM方式还通过互斥访问IP核Mutex进行仲裁。
4.如权利要求3所述基于SOPC的嵌入式双核伺服控制器，其特征在于，
数据共享量大于1000字节时，双核数据通信选择Shared BRAM方式，否则选择Mailbox。
5.一种基于SOPC的嵌入式双核伺服控制器的设计方法，其特征在于，所述设计方法包含以下步骤：
S1、根据伺服***既定功能的需求，构建控制回路；
S2、根据控制回路，确定嵌入式双核伺服控制器的硬件架构，包含FPGA和与之信号连接的电源***、程序FLASH、数据FLASH、驱动器、数据指令通信单元、传感器数据读取单元；
S3、根据硬件架构和控制策略，确定嵌入式双核伺服控制器底层所需的IP软核，包含定时器IP核、中断控制IP核、传感器读取IP核、数据指令读取IP核、驱动器控制IP核、控制参数存储IP核；各IP软核开放相应的数据端口与PLB总线连接；
S4、在XPS中搭建基于IP软核的底层软件平台：
根据选用的FPGA型号，搭建具有两个Microblaze软核处理器的底层软件平台；将IP软核添加到底层软件平台与PLB总线连接，各Microblaze软核处理器通过PLB总线与各个IP软核进行数据交互，分配内部时钟、外部端口、地址，进行底层软件架构编译；
两个Microblaze软核处理器之间，基于Shared BRAM或MailBox方式进行双核数据通信；
S5、XPS搭建的软件底层架构编译完成后，导出顶层接口文件到SDK中进行控制***的顶层开发；
第一软核处理器Microblaze0与定时器IP核、中断控制IP核、传感器读取IP核交互数据，在定时器中断中进行数据指令接收发送、传感器数据读取及预处理，并通过双核数据通信与第二软核处理器Microblaze1共享数据；
第二软核处理器Microblaze1与定时器IP核、中断控制IP核、数据指令读取IP核、驱动器控制IP核、控制参数存储IP核交互数据，上电读取控制参数，定时器中断中根据共享数据完成伺服控制算法的计算，并送出驱动信号到驱动器，实现伺服***的既定功能；
其中，第二软核处理器Microblaze1定时器中断的周期T1由控制回路的响应特性决定，满足以下公式：
T1≤1/10/fbw
式中，fbw控制***所需响应带宽；
第一软核处理器Microblaze0定时器中断的周期T0是T1的2倍以上。
6.如权利要求5所述基于SOPC的嵌入式双核伺服控制器的设计方法，其特征在于，
数据共享量大于1000字节时，两个Microblaze软核处理器之间的双核数据通信选择Shared BRAM方式，否则选择Mailbox。
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PWM驱动***中的对称功率滤波器设计;曹培培;《制导与引信》;20131215(第4期);全文 *

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