CN107919354B

CN107919354B - 包括经修改单元的集成电路及所述集成电路的设计方法

Info

Publication number: CN107919354B
Application number: CN201710641748.3A
Authority: CN
Inventors: 金珍泰; 都桢湖; 宋泰中; 赵斗熙; 李昇映
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2016-10-05
Filing date: 2017-07-31
Publication date: 2023-11-17
Anticipated expiration: 2037-07-31
Also published as: TW201814562A; US20180096092A1; KR102678555B1; US10726186B2; KR20180037819A; US11188704B2; US20200334407A1; CN107919354A; TWI763667B; CN117556774A

Abstract

一种包括经修改单元的集成电路及设计集成电路的方法，所述方法包括：接收用于定义所述集成电路的输入数据；从包括多个标准单元的标准单元库接收信息；从包括至少一个经修改单元的经修改单元库接收信息，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性；以及通过响应于所述输入数据、来自所述标准单元库的所述信息以及来自所述经修改单元库的所述信息执行放置及布线，来产生输出数据。通过使用具有与标准单元相同的功能且具有比标准单元提高的可布线性的经修改单元，可减小集成电路的占用面积。

Description

包括经修改单元的集成电路及所述集成电路的设计方法

技术领域

本发明概念的示例性实施例大体来说涉及半导体集成电路，且更具体来说，涉及一种包括经修改单元的集成电路及所述集成电路的设计方法。

背景技术

在集成电路的设计中可使用具有固定功能的标准单元。所述标准单元具有预定架构且被存储在单元库中。当设计集成电路时，从单元库撷取标准单元并将所述标准单元放置到集成电路布局上的期望位置。接着执行布线来将标准单元相互连接以及将标准单元与其他单元进行连接。

举例来说，在标准单元之上形成的金属布线导线(例如水平及/或垂直轨道)可用于在标准单元之间布线信号。可布线性可随着标准单元的用于输入信号及输出信号的引脚点的数目增加而提高。然而，标准单元的面积会随着引脚点的数目增加而增大。

发明内容

根据本发明概念的示例性实施例，一种设计集成电路的方法包括：接收用于定义所述集成电路的输入数据；从包括多个标准单元的标准单元库接收信息；从包括至少一个经修改单元的经修改单元库接收信息，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性；以及通过响应于所述输入数据、来自所述标准单元库的所述信息以及来自所述经修改单元库的所述信息执行放置及布线，来产生输出数据。

根据本发明概念的示例性实施例，一种集成电路包括：多个标准单元；以及至少一个经修改单元，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性。

根据本发明概念的示例性实施例，一种集成电路包括：多个标准单元；以及至少一个第一经修改标准单元及至少一个第二经修改标准单元，其中所述至少一个第一经修改标准单元及所述至少一个第二经修改标准单元中的每一个具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性，所述至少一个第一经修改标准单元的电源轨条的宽度小于所述对应标准单元的电源轨条的宽度，且所述至少一个第二经修改标准单元包括虚设栅极线。

根据本发明概念的示例性实施例，提供一种集成电路，所述集成电路包括：多个标准单元；以及经修改标准单元，其中所述经修改标准单元包括设置在所述经修改标准单元的第一侧处的第一电源轨条，其中所述经修改标准单元的所述第一电源轨条的宽度小于第一标准单元的第一电源轨条的宽度，且所述第一标准单元与所述经修改标准单元具有彼此相同的功能。

附图说明

通过参照附图详细阐述本发明概念的示例性实施例，将更清楚地理解本发明概念的以上及其他特征。

图1是说明根据本发明概念示例性实施例的设计集成电路的方法的流程图。

图2A是说明根据本发明概念示例性实施例的集成电路的设计***的方块图。

图2B是说明根据本发明概念示例性实施例的图2A所示设计***的操作的流程图。

图3是说明示例性标准单元的布局的图。

图4A及图4B是阐述单元的用于信号输出及信号输入的引脚点的图。

图5是说明根据本发明概念示例性实施例的混合单元的布局的图。

图6是说明根据本发明概念示例性实施例的集成电路的布局的图。

图7是说明示例性标准单元的布局的图。

图8A、8B及8C是可具有与图7所示标准单元相同的布局的标准单元的剖视图。

图9A及图9B是说明鳍片式晶体管的实例的图。

图10A及图10B是说明鳍片式晶体管的实例的图。

图11是说明图7所示标准单元的引脚点的图。

图12是说明根据本发明概念示例性实施例的填充单元的布局的图。

图13A及图13B是根据本发明概念示例性实施例的可具有与图12所示填充单元相同的布局的填充单元的剖视图。

图14是说明根据本发明概念示例性实施例的图12所示填充单元的引脚点的图。

图15是说明根据本发明概念示例性实施例的填充单元的布局的图。

图16A及图16B是根据本发明概念示例性实施例的可具有与图15所示填充单元相同的布局的填充单元的剖视图。

图17是说明根据本发明概念示例性实施例的图15所示填充单元的引脚点的图。

图18是说明根据本发明概念示例性实施例的填充单元的布局的图。

图19A、图19B、及图19C是根据本发明概念示例性实施例的可具有与图18所示填充单元相同的布局的填充单元的剖视图。

图20是说明根据本发明概念示例性实施例的图18所示填充单元的引脚点的图。

图21A是用于阐述尖端到侧(tip-to-side)局限的图。

图21B是用于阐述隅角圆化局限的图。

图22A、图22B及图22C是用于阐述根据本发明概念示例性实施例的针脚配线(stitch wiring)的图。

图23及图24是用于阐述根据本发明概念示例性实施例的填充单元的图。

图25是说明根据本发明概念示例性实施例的集成电路的布局的图。

图26是说明根据本发明概念示例性实施例的移动装置的方块图。

[符号的说明]

11、12、16：栅极线PC/栅极线

13：栅极线PC/栅极线/第三栅极线

14：栅极线PC/栅极线/第四栅极线

15：栅极线PC/栅极线/第五栅极线

21、22、25、31、32、36：第一触点CA

23、24、33、34、35：第一触点CA/第一触点

41、42、43：第二触点CB

45：第二触点CB第二触点/触点

46：第二触点CB/第二触点

47：附加触点/触点

51、52、54、56、57、59、60、61、62：下部通孔触点V0

53、55：下部通孔触点V0/下部通孔触点

58：下部通孔触点V0/下部通孔触点/通孔触点

65、66：下部通孔触点

71：第一电源轨条/电源轨条/配线M1/第一配线/配线

72：第二电源轨条/电源轨条/配线M1/第二配线/配线

73：配线M1/配线/第三配线

74：配线M1/配线/第四配线

75：配线M1/第五配线

76：配线M1/配线/第六配线

77：配线M1/第七配线

78：配线M1/配线/第八配线/内部连接配线/针脚配线

78a、78b：配线/部分

110：衬底

110A：上表面

112：装置隔离层

114、115、116：源极/漏极区域/有源区

117：有源区

118：栅极绝缘层

132：第一层间绝缘层

134：第二层间绝缘层

136：第三层间绝缘层

1000：设计***

1100：存储介质/非暂时性计算机可读存储介质/存储装置

1110：标准单元库/标准单元库SCLB

1120：经修改单元库/经修改单元库MCLB

1200：放置模块/放置模块PLMD

1300：布线模块/布线模块RTMD

1400：设计模块/单一集成设计模块

1500：处理器

2000、3000：集成电路

3100：第一功能块/功能块

3200：第二功能块/功能块

3300：第三功能块/功能块

4000：移动装置

4100：应用处理器

4200：通信模块

4300：显示/触摸模块

4400：存储装置

4500：缓冲随机存取存储器

A-A'、AA-AA'、B-B'、BB-BB'、C-C'、D-D'、E-E'、F-F'、G-G'、H-H'、I-I'、J-J'：线

AC：鳍片型有源区域/有源区域/有源区

ACR：有源切割区域/有源切割区

ACRa：有源切割区

C：单元宽度

CA：导电触点/第一触点

CAa、CAb、CAc：第一触点

CB：导电触点/第二触点

CBa、CBb：第二触点

CH：单元高度/高度

CH1、CH2、CH3：单元高度

CL、CL'：导电线/栅极电极

CW：单元宽度/宽度

CW1、CW2、CW3：单元宽度

D1：距离/最小距离/最短距离

D2：距离/最小距离/最小绝缘距离

DI：输入数据

DO：输出数据

DCT：栅极切割区

DPC、DPCa、DPCb：虚设栅极线

DPC1：第一栅极区段

DPC2：第二栅极区段

DJMP：双重跳线结构

FN、FN'：鳍片

HCL：混合单元/经修改单元

HCL1：第一混合单元/混合单元

HCL2：第二混合单元/混合单元

IL1、IL1'：第一绝缘层

IL2、IL2'：第二绝缘层

JMP：跳线结构/第二跳线结构

JMP1、JMP2：跳线结构

JG1、JG2、JG3：急转弯部分

LY1：第一层

LY2：第二层

M1、M1a、M13：配线

M2a：上部配线/第一上部配线

M2b：上部配线/第二上部配线

M2c：上部配线

M11：第一配线/配线/第一电源轨条/电源轨条/下部配线/第一下部配线

M12：第二电源轨条/电源轨条/下部配线/第二下部配线

M14：第四配线

M15：第五配线

M16：第六配线

M17：第七配线/配线

M18：第八配线/配线

M21：第一道/布线道/行道

MSK1：第一蚀刻掩模/蚀刻掩模

MSK2：第二蚀刻掩模/蚀刻掩模

P1a、P1b、P1c、P2a、P2b、P2c：引脚点

PC：栅极线

PCL1、PCL2、PCL3：填充单元

RX1：第一装置区域/装置区域

RX1a：装置区域

RX2：第二装置区域/装置区域

RX2a：装置区域

S11、S12、S13、S14、S15、S16、S100、S200、S300、S400：操作

SCL：标准单元

SCL1：标准单元/第一标准单元

SCL2：标准单元/第二标准单元

SCL3：标准单元/第三标准单元

SCL4：标准单元/第四标准单元

SCL5：标准单元/第五标准单元

SCL6：标准单元/第六标准单元

SCL7：标准单元/第七标准单元

SDa、SDb、SDc：有源区

STC：部分/重叠部分

SUB、SUB'：衬底

TR1：第一道/行道/布线道

TR2：第二道

TR3：第三道

TR4：第四道

TR5：第五道/行道/布线道

V0、Va：下部通孔触点

V1a、V1b：通孔触点

W、Wa：宽度

X：第一方向

Y：第二方向

Z：第三方向

具体实施方式

以下，将参照附图更充分地阐述本发明概念的示例性实施例。在图式中，相同的编号可指代相同的元件，且因此，可不再对重复的说明予以赘述。

参照图1，可接收用于定义集成电路的输入数据(S100)。举例来说，可由多个单元定义集成电路且可使用包括所述多个单元的信息的单元库来设计集成电路。在下文中，单元可为标准单元或经修改单元，且单元库可为标准单元库或经修改单元库。

在本发明概念的示例性实施例中，输入数据可为针对集成电路的行为由抽象形式产生的数据。举例来说，输入数据可通过使用标准单元库进行合成而在寄存器传输级(register transfer level，RTL)中进行定义。举例来说，输入数据可为通过对由例如超高速集成电路(very-high speed integrated circuit，VHSIC)硬件描述语言(VHSIChardware description language，VHDL)或Verilog等硬件描述语言(hardwaredescription language，HDL)定义的集成电路进行合成而产生的位流或连线表(netlist)。

在本发明概念的示例性实施例中，输入数据可为用于定义集成电路的布局的数据。举例来说，输入数据可包括用于定义被实作为半导体材料、金属及绝缘体的结构的几何信息。举例来说，由输入数据表示的集成电路的层可具有单元以及用于将单元连接到其他单元的导线的布局。

可提供包括多个标准单元的标准单元库(S200)。用语“标准单元”可指代集成电路的其中布局大小满足预设规则的单元。标准单元可包括输入引脚及输出引脚且可对经由输入引脚接收的信号进行处理以经由输出引脚输出信号。举例来说，标准单元可为例如与(AND)逻辑门、或(OR)逻辑门、或非(NOR)逻辑门或反相器等基本单元、例如或/与/反相器(OR/AND/INVERTER，OAI)或者与/或/反相器(AND/OR/INVERTER，AOI)等复杂单元、以及例如主-从双稳态触发器或锁存器等存储元件。

标准单元库可包括关于多个标准单元的信息。举例来说，标准单元库可包括标准单元的名称及功能、以及标准单元的时序信息、功率信息、及布局信息。标准单元库可存储在存储装置中，且可通过对存储装置进行存取来提供标准单元库。

可提供包括至少一个经修改单元的经修改单元库(S300)。所述经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性。在本发明概念的示例性实施例中，可布线性可对应于单元的用于信号输出及信号输入的引脚点的数目。引脚点可被称为引脚靶(pin target)或引脚位置。单元的可布线性可随着引脚点的数目增加而增大。另外，单元的可布线性也可依赖于除引脚点的数目之外的各种因素。举例来说，单元的可布线性还可依赖于输入引脚及输出引脚的构型及设置形式。

经修改单元库可包括关于至少一个经修改单元的信息。举例来说，经修改单元库可包括经修改单元的名称及功能、以及经修改单元的时序信息、功率信息、及布局信息。经修改单元库可存储在存储装置中，且可通过对存储装置进行存取来提供经修改单元库。

在本发明概念的示例性实施例中，可提供混合单元作为经修改单元以使混合单元的电源轨条的宽度小于对应标准单元的电源轨条的宽度。在本发明概念的示例性实施例中，可提供填充单元作为经修改单元以使填充单元进一步包括在经修改单元的对应标准单元中所不包含的虚设栅极线。

可通过基于输入数据、标准单元库以及经修改单元库执行放置及布线，来产生输出数据(S400)。在本发明概念的示例性实施例中，当接收到的输入数据是例如通过对集成电路进行合成而产生的位流或连线表等数据时，所述输出数据可为位流或连线表。在本发明概念的示例性实施例中，当接收到的输入数据是用于定义集成电路的布局的数据(例如，具有图形数据***II(graphic data system II，GDSII)格式的数据)时，输出数据的格式也可为用于定义集成电路的布局的数据。

根据本发明概念的示例性实施例，可通过使用具有与标准单元相同的功能且与标准单元相比可布线性增大的经修改单元来减小集成电路的占用面积。

参照图2A，设计***1000可包括存储介质1100、设计模块1400及处理器1500。

存储介质1100可存储标准单元库SCLB 1110及经修改单元库MCLB 1120。标准单元库1110及经修改单元库1120可从存储介质1100被提供至设计模块1400。标准单元库1110可包括多个标准单元且经修改单元库1120可包括至少一个经修改单元。

标准单元可为用于设计块、装置或芯片的最小单位。经修改单元可具有与对应标准单元相同的功能及比对应标准单元高的可布线性。作为经修改单元的实例，以下将参照图3至图7阐述具有宽度比对应标准单元的电源轨条的宽度小的电源轨条的混合单元。作为经修改单元的另一实例，以下将参照图7至图20阐述包括虚设栅极线的填充单元。

在本发明概念的示例性实施例中，存储介质或存储装置1100可包括用于向计算机提供命令及/或数据的任意非暂时性计算机可读存储介质。举例来说，非暂时性计算机可读存储介质1100可包括：易失性存储器，例如随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)等；以及非易失性存储器，例如闪存存储器、磁阻式随机存取存储器(magnetoresistive RAM，MRAM)、相变随机存取存储器(phase-change RAM，PRAM)、电阻式随机存取存储器(resistive RAM，RRAM)等。非暂时性计算机可读存储介质1100可***至计算机中，可集成在计算机中，或可经由例如网络及/或无线链路等通信介质耦合至计算机。

设计模块1400可包括放置模块PLMD 1200及布线模块RTMD 1300。

在本文中，用语“模块”可表示但不限于执行某些任务的软件及/或硬件组件，例如现场可编程门阵列(field programmable gate array，FPGA)或应用专用集成电路(application specific integrated circuit，ASIC)。模块可被配置成定位在有形可寻址存储介质中且可被配置成在一个或更多个处理器上执行。

放置模块1200可基于用于定义集成电路的输入数据DI、标准单元库1110及经修改单元库1120、使用处理器1500来排列标准单元及/或经修改单元。布线模块1300可针对由放置模块1200提供的单元放置来执行信号布线。如果所述布线不成功，则放置模块1200可修改此前的单元放置且布线模块1300可利用经修改的单元放置来执行信号布线。当所述布线成功完成时，布线模块1300可提供用于定义集成电路的输出数据DO。

放置模块1200及布线模块1300可由单一集成设计模块1400实作或者可分别由单独的且不同的模块实作。放置模块1200及/或布线模块1300可在软件中实作，但本发明概念的示例性实施例并非仅限于此。

在设计模块1400执行计算时，可使用处理器1500。在图2A中，说明了仅一个处理器1500，但本发明概念的示例性实施例并非仅限于此。举例来说，在设计***1000中可包含多个处理器。另外，处理器1500可包括高速缓冲存储器以增大计算容量。

参照图2A及图2B，设计模块1400可接收用于定义集成电路的输入数据DI(S11)。放置模块1200可查阅标准单元库1110来提取与输入数据DI对应的标准单元，且可使用所提取标准单元执行单元放置(S12)。布线模块1300可针对所放置单元执行信号布线(S13)。当信号布线不成功(S14：否)时，放置模块1200可使用对应经修改单元替换至少一个标准单元(S15)来修改单元的放置。布线模块1300可再次针对经修改单元放置来执行信号布线(S13)。

由此，用于替换标准单元的经修改单元的数目可逐渐增大直至信号布线成功完成。当信号布线成功完成(S14：是)时，设计模块1400可产生用于定义集成电路的输出数据DO(S16)。

在本发明概念的示例性实施例中，如参照图2B所阐述，可使用标准单元执行初始放置及布线，且只有当初始放置及布线失败时，才可使用经修改单元替换标准单元。在本发明概念的示例性实施例中，可使用标准单元及经修改单元两者执行初始放置及布线。

在下文中，使用三维空间中的第一方向X、第二方向Y及第三方向Z来阐述单元的结构及包括多个单元的集成电路的结构。第一方向X可为行方向，第二方向Y可为列方向，且第三方向Z可为垂直方向。

图3是说明示例性标准单元的布局的图。

参照图3，标准单元SCL可包括用于电压供应及信号布线的多条配线，例如，第一配线M11至第八配线M18。配线M11至配线M18可包括设置在标准单元SCL的边界部分处的第一电源轨条M11及第二电源轨条M12，以用于提供电源电压及/或接地电压。第一电源轨条M11及第二电源轨条M12可在第一方向X上延伸且在第二方向Y上相互间隔开。

标准单元SCL可具有预定功能及预定大小，例如单元宽度CW、单元高度CH以及第一电源轨条M11及第二电源轨条M12的宽度W。图3说明在标准单元SCL之上形成的布线网格或布线道(routing tract)，例如第一道M21至第八道M28。尽管图3说明在第一方向X上延伸且排列在第二方向Y上的行道M21至行道M28，然而还可存在在第二方向Y上延伸且排列在第一方向X上的列道。列道可设置在标准单元SCL之上。在本发明概念的示例性实施例中，可使用两个配线层来设置行道及列道两者。

标准单元SCL的配线M11至配线M18与布线道M21至布线道M28的交叉点可对应于用于信号输出及信号输入的引脚点。举例来说，引脚点可为标准单元SCL的配线M11至配线M18中的一条经由垂直触点(例如通孔触点)电连接到布线道M21至布线道M28中的一个的位置。可提供多个引脚点来将多条配线M11至M18电连接到多个布线道M21至布线道M28。

配线M11至配线M18之间的距离以及引脚点的位置可因配线M11至配线M18之间的电磁干扰、制造工艺的变化等而受到局限。如图3所说明，第四配线M14可具有四个引脚点，第五配线M15可具有三个引脚点，第六配线M16可具有三个引脚点，第七配线M17可具有五个引脚点且第八配线M18可具有三个引脚点。

图4A及图4B说明多层式配线结构，所述多层式配线结构包括例如下部配线M11及下部配线M12以及上部配线M2a、M2b及M2c。如图4A及图4B所说明，下部配线M11与下部配线M12可在第二方向Y上彼此平行地延伸，且上部配线M2a、M2b及M2c可在第一方向X上彼此平行地延伸。下部配线M11及下部配线M12可对应于标准单元的上述配线且上部配线M2a、M2b及M2c可对应于上述布线道。

下部配线M11及下部配线M12与上部配线M2a、M2b及M2c的交叉点可为引脚点P1a、P1b、P1c、P2a、P2b及P2c。图4B说明示例性信号布线。在两个引脚点P1a及P2b处可形成通孔触点V1a及通孔触点V1b，以电连接第一下部配线M11与第一上部配线M2a，且电连接第二下部配线M12与第二上部配线M2b。

图5所示混合单元HCL可为与图3所示标准单元SCL对应的经修改单元。图5所示混合单元HCL可具有与图3所示标准单元SCL的布局相似的布局，且因此，可不再对重复的说明予以赘述。

参照图5，混合单元HCL可包括用于电压供应及信号布线的多条配线，例如，第一配线M11至第八配线M18。配线M11至配线M18可包括设置在混合单元HCL的边界部分处的第一电源轨条M11及第二电源轨条M12，以用于提供电源电压及/或接地电压。第一电源轨条M11及第二电源轨条M12可在第一方向X上延伸且在第二方向Y上相互间隔开。

混合单元HCL可具有与对应标准单元SCL相同的功能。另外，混合单元HCL可具有与对应标准单元SCL相同的大小。换句话说，混合单元HCL的单元宽度CW及单元高度CH可等于标准单元SCL的单元宽度及单元高度。

混合单元HCL的第一电源轨条M11及第二电源轨条M12的宽度Wa可小于标准单元SCL的第一电源轨条及第二电源轨条的宽度W。在本发明概念的示例性实施例中，如图5所说明，第一电源轨条M11的宽度与第二电源轨条M12的宽度两者均可相比于图3所示标准单元SCL减小。在本发明概念的示例性实施例中，第一电源轨条M11的宽度及第二电源轨条M12的宽度中的仅一个可相比于图3所示标准单元SCL减小。通过减小电源轨条的宽度，可增大电源轨条M11与电源轨条M12之间的配线M13至配线M18的设计裕量。

如图5所说明，第四配线M14可具有四个引脚点，第五配线M15可具有三个引脚点，第六配线M16可具有四个引脚点、第七配线M17可具有六个引脚点且第八配线M18可具有三个引脚点。参照图3及图5，与标准单元SCL相比，混合单元HCL的第六配线M16及第七配线M17可延长。这可能是由于通过减小电源轨条宽度来增大设计裕量而造成的。结果，混合单元HCL可在维持单元的大小的同时具有比标准单元SCL高的可布线性。

传统上，使用具有相同单元架构的单元来开发集成电路。然而，随着集成电路的集成度增大，引脚点或引脚靶可能变得不足。为了减轻引脚点不足的问题，可增大单元之间的空间裕量或单元的大小。然而，集成电路的整体占用面积会增大。根据本发明概念示例性实施例的混合单元可增大引脚点的数目而不会增大单元的大小。通过使用引脚点增加的混合单元，可提高可布线性且可减小集成电路的占用面积。

参照图6，集成电路2000可包括多个标准单元及至少一个混合单元。举例来说，集成电路2000可包括第一标准单元SCL1至第七标准单元SCL7以及第一混合单元HCL1及第二混合单元HCL2。标准单元SCL1至标准单元SCL7以及混合单元HCL1及混合单元HCL2中的全部可具有相同的单元宽度CW及相同的单元高度CH。

如图6所说明，在行方向上延伸的电源轨条可沿列方向设置在单元边界部分处。如上所述，混合单元HCL1及混合单元HCL2的电源轨条的宽度Wa可小于标准单元SCL1至标准单元SCL7的电源轨条的宽度W。举例来说，混合单元的上部电源轨条的宽度小于对应标准单元的上部电源轨条的宽度或者混合单元的下部电源轨条的宽度小于对应标准单元的下部电源轨条的宽度。

图6说明具有减小的电源轨条宽度的第一混合单元HCL1及第二混合单元HCL2作为实例。在第一混合单元HCL1中，上部电源轨条具有与标准单元的上部电源轨条的宽度相等的宽度W，且下部电源轨条具有减小的宽度Wa。在第二混合单元HCL2中，与标准单元相比，上部电源轨条与下部电源轨条两者均具有减小的宽度Wa。然而，应理解，在某些混合单元中，上部电源轨条可具有减小的宽度Wa，而下部电源轨条可具有与标准单元的宽度相等的宽度W。

混合单元的上部电源轨条或下部电源轨条可沿单元边界不对称地划分。举例来说，如图6所说明，位于第二混合单元HCL2与第六标准单元SCL6之间边界部分处的电源轨条(换句话说，第二混合单元HCL2的下部电源轨条)的宽度可不沿单元边界线相等地划分。换句话说，第二混合单元HCL2的下部电源轨条的宽度Wa可小于第六标准单元SCL6的上部电源轨条的宽度W。因此，由第二混合单元HCL2与第六标准单元SCL6共享的物理电源轨条的实际宽度(例如，W+Wa)如图6所说明不沿单元边界线相等地划分。

由此，根据本发明概念示例性实施例的集成电路及设计集成电路的方法可使用具有与标准单元相同的功能以及与标准单元相比可布线性增大的经修改单元来减小集成电路的占用面积。

本发明概念的上述实施例对应于与标准单元相比电源轨条的宽度减小的混合单元。在本发明概念的示例性实施例中，可使用与标准单元相比电源轨条宽度增大的混合单元来替换电源轨条宽度减小的混合单元。关于电源集成度来说，电源轨条宽度增大的混合单元可取代其对应的标准单元。

图7是说明示例性标准单元的布局的图，且图8A、8B及8C是可具有与图7所示标准单元相同的布局的标准单元的剖视图。

图8A、图8B及图8C说明包括鳍片式场效晶体管(fin field effect transistor，FinFET)的标准单元SCL的一部分。图8A是沿线A-A'切割的图7所示标准单元SCL的剖视图。图8B是沿线B-B'切割的图7所示标准单元SCL的剖视图。图8C是沿线C-C'切割的图7所示标准单元SCL的剖视图。

参照图7、图8A、图8B及图8C，标准单元SCL可形成在衬底110上，衬底110具有在水平方向(换句话说，第一方向X及第二方向Y)上延伸的上表面110A。

在本发明概念的示例性实施例中，衬底110可包含例如Si或Ge等半导体或者例如SiGe、SiC、GaAs、InAs、或InP等化合物半导体。在本发明概念的示例性实施例中，衬底110可具有绝缘体上硅(silicon on insulator，SOI)结构。衬底110可包括导电区域，例如杂质掺杂井或杂质掺杂结构。

标准单元SCL包括第一装置区域RX1、第二装置区域RX2、及将第一装置区域RX1与第二装置区域RX2隔开的有源切割区域ACR。在第一装置区域RX1及第二装置区域RX2中的每一个中，可形成从衬底110突出的多个鳍片型有源区域AC。

所述多个有源区域AC在第一方向X上彼此平行地延伸。在衬底110上在所述多个有源区域AC之间形成有装置隔离层112。所述多个有源区域AC以鳍片形式从装置隔离层112突出。

在衬底110上形成有多个栅极绝缘层118以及多条栅极线PC 11、12、13、14、15、及16。栅极线PC 11、12、13、14、15、及16在第二方向Y上横跨所述多个有源区域AC延伸。所述多个栅极绝缘层118及所述多条栅极线PC 11、12、13、14、15、及16在覆盖各有源区域AC中的每一个的上表面及两个侧壁以及装置隔离层112的上表面的同时延伸。沿所述多条栅极线PC11、12、13、14、15、及16形成有多个金属氧化物半导体(metal oxide semiconductor，MOS)晶体管。MOS晶体管可具有其中在有源区域AC的上表面及两个侧壁中形成有沟道的三维结构。

栅极绝缘层118可由硅氧化物层、高k介电层、或其组合形成。所述多条栅极线PC11、12、13、14、15及16在覆盖各有源区域AC中的每一个的上表面及两个侧表面的同时在栅极绝缘层118上横跨所述多个有源区域AC而延伸。

栅极线PC 11、12、13、14、15、及16可具有其中依序堆叠有金属氮化物层、金属层、导电顶盖层、以及间隙填充金属层的结构。金属氮化物层及金属层可包含Ti、Ta、W、Ru、Nb、Mo、或Hf。金属层及金属氮化物层可例如使用以下方法形成：原子层沉积(atomic layerdeposition，ALD)方法、金属有机原子层沉积方法、或金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)方法。导电顶盖层可用作防止金属层的表面被氧化的保护层。另外，导电顶盖层可用作有利于在金属层上沉积另一导电层的粘合层(例如，润湿层)。导电顶盖层可由金属氮化物(例如TiN或TaN或者其组合)形成，但并非仅限于此。间隙填充金属层可填充有源区域AC之间的空间，且在导电顶盖层上延伸。间隙填充金属层可由W(例如，钨)层形成。间隙填充金属层可例如使用以下方法形成：原子层沉积方法、化学气相沉积方法、或物理气相沉积(physical vapor deposition，PVD)方法。

在有源区域AC上在第一层LY1处形成有多个导电触点CA及导电触点CB。所述多个导电触点CA及导电触点CB包括连接到有源区域AC的源极/漏极区域116的多个第一触点CA21、22、23、24、25、31、32、33、34、及35以及连接到栅极线11、12、13、14、15、及16的多个第二触点CB 41、42及43。

所述多个导电触点CA及CB可通过覆盖有源区域AC及栅极线GL的第一层间绝缘层132而彼此绝缘。所述多个导电触点CA及CB具有与第一层间绝缘层132的上表面位于相同阶层的上表面。第一层间绝缘层132可由硅氧化物层形成，但并非仅限于此。

在第一层间绝缘层132上形成有第二层间绝缘层134及穿过第二层间绝缘层134的多个下部通孔触点V0 51、52、53、54、55、56、57、58、59、60、61、及62。第二层间绝缘层134可由硅氧化物层形成，但并非仅限于此。

在第二层间绝缘层134上形成有在高于第一层LY1的第二层LY2处在水平方向上延伸的多条配线M1 71、72、73、74、75、76、77、及78。

配线M1中的每一条可经由所述多个下部通孔触点V0中的一个下部通孔触点V0而连接到所述多个导电触点CA及CB中的一个触点。所述多个下部通孔触点V0中的每一个触点可通过穿过第二层间绝缘层134而连接到所述多个导电触点CA及CB中的一个触点。所述多个下部通孔触点V0可通过第二层间绝缘层134而彼此绝缘。

配线71至配线78可包括内部连接配线，所述内部连接配线电连接标准单元SCL中的多个区域。举例来说，内部连接配线78可经由下部通孔触点55及下部通孔触点58以及第一触点24及第一触点33而电连接第一装置区域RX1中的有源区域AC与第二装置区域RX2中的有源区域AC。

第一电源轨条71可连接到第一装置区域RX1中的有源区域AC，且第二电源轨条72可连接到第二装置区域RX2中的有源区域AC。第一电源轨条71及第二电源轨条72中的一个可为用于供应电源电压的配线，且第一电源轨条71及第二电源轨条72中的另一个可为用于供应接地电压的配线。

第一电源轨条71及第二电源轨条72可在第二层LY2上在第一方向X上彼此平行地延伸。在本发明概念的示例性实施例中，电源轨条71及电源轨条72可与其他配线73至配线78同时形成。配线M1可被形成为穿过第三层间绝缘层136。第三层间绝缘层136可使配线M1彼此绝缘。

标准单元SCL的高度CH可由在第一电源轨条71与第二电源轨条72之间沿第二方向Y的距离定义。另外，标准单元SCL的宽度CW可沿与电源轨条71及电源轨条72平行的第一方向X定义。

配线M可能必须满足因最小间隔规则造成的限制。举例来说，配线M可能必须满足根据以下局限的限制条件：以下将参照图21A阐述的“尖端到侧”局限以及以下将参照图21B阐述的“隅角圆化”局限。这些局限可限制配线M的大小及设置形式。

下部通孔触点V0及配线M1可具有由障壁层与配线导电层构成的堆叠结构。障壁层可例如由TiN、TaN或其组合形成。配线导电层可例如由W、Cu、其合金、或其组合形成。可使用化学气相沉积方法、原子层沉积方法、或电镀方法来形成配线M1及下部通孔触点V0。

图9A及图9B是说明鳍片式晶体管的实例的图。

图9A是具有图7所示布局的鳍片式晶体管的实例的透视图，且图9B是沿图9A所示线AA-AA'截取的剖视图。

参照图9A及图9B，鳍片式晶体管可为本体型鳍片式晶体管(bulk-type fintransistor)且可包括衬底SUB、第一绝缘层IL1、第二绝缘层IL2、鳍片FN、及导电线CL(在下文中，被称为栅极电极)。

衬底SUB可为半导体衬底。举例来说，半导体衬底可包含硅、绝缘体上硅、蓝宝石上硅(silicon-on-sapphire)、锗、或砷化镓。衬底SUB可为P型衬底且可用作有源区AR1。鳍片FN可连接到衬底SUB。在本发明概念的示例性实施例中，鳍片FN可为从衬底SUB垂直突出的n+掺杂型有源区或p+掺杂型有源区。

第一绝缘层IL1及第二绝缘层IL2可包含绝缘材料。举例来说，绝缘材料可包括氧化物膜、氮化物膜、或氮氧化物膜。第一绝缘层IL1可设置在鳍片FN上。第一绝缘层IL1可设置在鳍片FN与栅极电极CL之间且可用作栅极绝缘膜。第二绝缘层IL2可设置在鳍片FN之间的空间中且具有预定高度。第二绝缘层IL2可设置在鳍片FN之间且可用作元件隔离膜。

栅极电极CL可设置在第一绝缘层IL1及第二绝缘层IL2上。因此，栅极电极CL可具有环绕鳍片FN以及第一绝缘层IL1及第二绝缘层IL2的结构。换句话说，鳍片FN可具有设置在栅极电极CL中的结构。栅极电极CL可包含金属材料，例如钨(W)及钽(Ta)、其氮化物、其硅化物、或经掺杂多晶硅。栅极电极CL可通过沉积工艺形成。

图10A及图10B是说明鳍片式晶体管的实例的图。

图10A是具有图7所示布局的鳍片式晶体管的实例的透视图，且图10B是沿图10A所示线BB-BB'截取的剖视图。

参照图10A及图10B，鳍片式晶体管可为绝缘体上硅型鳍片式晶体管，且可包括衬底SUB'、第一绝缘层IL1'、第二绝缘层IL2'、鳍片FN'、以及导电线CL'(下文中，被称为栅极电极)。由于图10A及图10B所示鳍片式晶体管是图9A及图9B所示鳍片式晶体管的修改形式，因此不再对重复的说明予以赘述。

第一绝缘层IL1'可设置在衬底SUB'上。第二绝缘层IL2'可设置在鳍片FN'与栅极电极CL'之间且可用作栅极绝缘膜。鳍片FN'可为半导体材料，例如硅或经掺杂硅。

栅极电极CL'可设置在第二绝缘层IL2'上。因此，栅极电极CL'可具有环绕鳍片FN'以及第二绝缘层IL2'的结构。换句话说，鳍片FN'可具有设置在栅极电极CL'中的结构。

图11是说明图7所示标准单元的引脚点的图。

为方便起见，在图11中仅说明图7所示元件中的配线，例如第一配线71至第八配线78。另外，图11中同时说明了形成在标准单元SCL之上的布线网格或布线道，例如第一道TR1至第五道TR5。尽管图11说明在第一方向X上延伸且排列在第二方向Y上的行道TR1至行道TR5，然而在标准单元SCL之上也可设置有在第二方向Y上延伸且排列在第一方向X上的列道。在本发明概念的示例性实施例中，可使用两个配线层来设置行道及列道两者。

标准单元SCL的配线71至配线78与布线道TR1至布线道TR5的交叉点可对应于用于信号输出及信号输入的引脚点。引脚点可表示可经由垂直触点(例如通孔触点)来将标准单元SCL的配线71至配线78中的一条电连接到布线道TR1至布线道TR5中的一个的位置。

配线71至配线78之间的距离及引脚点的位置可因配线71至配线78之间的电磁干扰、制造工艺的变化等而受到局限。如图11所说明，第四配线74可具有四个引脚点，第五配线75可具有两个引脚点，第六配线76可具有三个引脚点，第七配线77可具有三个引脚点且第八配线78可具有五个引脚点。

在下文中，参照图12至图20，阐述根据本发明概念示例性实施例的填充单元作为经修改单元的实例，所述经修改单元具有与标准单元相同的功能且具有比所述标准单元高的可布线性。

图12是说明根据本发明概念示例性实施例的填充单元的布局的图，且图13A及图13B是根据本发明概念示例性实施例的可具有与图12所示填充单元相同的布局的填充单元的剖视图。

图13A是沿线D-D'切割的填充单元PCL1的剖视图，且图13B是沿线E-E'切割的填充单元PCL1的剖视图。图12、图13A及图13B所示填充单元PCL1可为与参照图7、图8A、图8B及图8C阐述的标准单元SCL对应的经修改单元。填充单元PCL1与图7所示的标准单元SCL相似，且因此，可不再对重复的说明予以赘述。在图12、图13A及图13B中省略了以上所述的鳍片形状、栅极绝缘层、层间绝缘层等。

参照图12、图13A及图13B，填充单元PCL1可形成在衬底110上，衬底110具有在水平方向(换句话说，第一方向X及第二方向Y)上延伸的上表面。

填充单元PCL1包括第一装置区域PX1、第二装置区域RX2及将第一装置区域RX1与第二装置区域RX2隔开的有源切割区域ACR。

在衬底110上形成有多个栅极绝缘层、多条栅极线PC 11、12、13、14、15、及16以及虚设栅极线DPC。栅极线PC 11、12、13、14、15、及16在第二方向Y上横跨所述多个有源区域AC延伸。通过添加虚设栅极线DPC，填充单元PCL1的单元宽度CW1可大于对应的标准单元SCL的单元宽度CW。填充单元PCL1的单元高度CH1可等于标准单元SCL的单元高度CH。

所述多个栅极绝缘层及所述多条栅极线PC 11、12、13、14、15、及16在覆盖各有源区域AC中的每一个的上表面及两个侧壁以及装置隔离层112的上表面的同时延伸。沿所述多条栅极线PC 11、12、13、14、15、及16形成有多个MOS晶体管。

在衬底110上在第一层LY1处形成有多个导电触点CA及CB。所述多个导电触点CA及CB包括连接到有源区域AC的源极/漏极区域114及源极/漏极区域115的多个第一触点CA21、22、23、24、25、31、32、33、34、35及36以及连接到栅极线PC 11、12、13、14、15、及16以及虚设栅极线DPC的多个第二触点CB 45及46。

在高于第一层LY1的第二层LY2处形成有在水平方向上延伸的多条配线M1 71、72、73、74、75、76、77、及78。配线M1中的每一条可通过形成在第一层LY1与第二层LY2之间的多个下部通孔触点V051、52、53、54、55、56、57、58、59、60、61、及62中的一个下部通孔触点V0连接到所述多个导电触点CA及导电触点CB中的一个触点。所述多个下部通孔触点V0中的每一个触点可通过穿过层间绝缘层而连接到所述多个导电触点CA及导电触点CB中的一个触点。

配线71至配线78可包括内部连接配线，所述内部连接配线电连接填充单元PCL1中的多个区域。举例来说，内部连接配线78可通过下部通孔触点55及下部通孔触点58以及第一触点24及第一触点33来电连接第一装置区域RX1中的有源区域AC与第二装置区域RX2中的有源区域AC。如图12所说明，内部连接配线78可包括平行配线区段，所述平行配线区段沿与虚设栅极线DPC平行的第二方向Y形成在虚设栅极线DPC上。

如图13A所说明，虚设栅极线DPC可包括由栅极切割区DCT隔开的第一栅极区段DPC1与第二栅极区段DPC2。第一栅极区段DPC1可通过第一跳线结构(jumper structure)电连接到位于第一栅极区段DPC1两侧处的有源区AC，且第二栅极区段DPC2可通过第二跳线结构电连接到位于第二栅极区段DPC2两侧处的有源区AC。

第一跳线结构与第二跳线结构可具有实质上相同的形状。跳线结构可包括第一触点及第二触点，所述第一触点是在位于虚设栅极线DPC的两侧处的有源区AC上形成，所述第二触点是在虚设栅极线DPC上形成，以电连接有源区AC与虚设栅极线DPC。图13B说明第二跳线结构的实例。如图13B所说明，在跳线结构JMP中，形成在虚设栅极线DPC的第二栅极区段DPC2两侧处的有源区114及有源区115上的第一触点34及第一触点35与形成在第二栅极区段DPC2上的第二触点45例如被不可分离地融合在一起。通过使用第二跳线结构JMP，虚设栅极线DPC的第二栅极区段DPC2可电连接到有源区114及有源区115。

为方便起见，在图14中仅说明图12所示元件中的配线，例如第一配线71至第八配线78。另外，图14中同时说明了形成在填充单元PCL1之上的布线网格或布线道，例如第一道TR1至第五道TR5。

如图14所说明，第四配线74可具有四个引脚点，第五配线75可具有两个引脚点，第六配线76可具有两个引脚点，第七配线77可具有四个引脚点且第八配线78可具有五个引脚点。

对图11与图14进行比较，通过使用虚设栅极线DPC及内部连接配线78，填充单元PCL1的引脚点的数目相比于其对应标准单元SCL可增大。然而，内部连接配线78具有两个急转弯部分JG1及JG2，且因此，其他配线的大小及设置形式会受到限制且可布线性会劣化。此处，急转弯部分是配线中延伸方向在直角发生转变的部分。

图15是说明根据本发明概念示例性实施例的填充单元的布局的图，且图16A及图16B是根据本发明概念示例性实施例的可具有与图15所示填充单元相同的布局的填充单元的剖视图。

图16A是沿线F-F'切割的填充单元PCL2的剖视图，且图16B是沿线G-G'切割的填充单元PCL2的剖视图。图15、图16A及图16B所示填充单元PCL2可为与参照图7、图8A、图8B及图8C所阐述的标准单元SCL对应的经修改单元。填充单元PCL2与图7所示标准单元SCL及图12所示填充单元PCL1相似，且因此可不再对重复说明予以赘述。在图15、图16A及图16B中省略了以上所述的鳍片形状、栅极绝缘层、层间绝缘层等。

如上所述，通过添加虚设栅极线DPC，填充单元PCL2的单元宽度CW2可大于对应的标准单元SCL的单元宽度CW。填充单元PCL2的单元高度CH2可等于标准单元SCL的单元高度CH。

图12所示填充单元PCL1中的虚设栅极线DPC设置在第四栅极线14与第五栅极线15之间。相比之下，图15所示填充单元PCL2中的虚设栅极线DPC设置在第三栅极线13与第四栅极线14之间。由此，通过恰当地确定虚设栅极线DPC的位置，可减少内部连接配线78的急转弯部分的数目。

如图16A及图16B所说明，在虚设栅极线DPC的第二栅极区段DPC2处形成有如上所述的跳线结构JMP，且因此，第二栅极区段DPC2可通过跳线结构JMP电连接到位于第二栅极区段DPC2两侧处的有源区114及有源区115。另外，下部通孔触点58可形成在跳线结构JMP上以电连接跳线结构JMP与内部连接配线78。结果，有源区114及有源区115可通过虚设栅极线DPC、跳线结构JMP及下部通孔触点58电连接到内部连接配线78。

为方便起见，在图17中仅说明图15所示元件中的配线，例如第一配线71至第八配线78。另外，图17中同时说明了形成在填充单元PCL2之上的布线网格或布线道，例如第一道TR1至第五道TR5。

如图17所示，第四配线74可具有四个引脚点，第五配线75可具有四个引脚点，第六配线76可具有四个引脚点，第七配线77可具有四个引脚点且第八配线78可具有四个引脚点。

对图11与图17进行比较，通过使用虚设栅极线DPC及内部连接配线78，填充单元PCL2的引脚点的数目相比于对应的标准单元SCL可增大。另外，对图14与图17进行比较，图17所示填充单元PCL2中的内部连接配线78具有一个急转弯部分JG3，而图14所示填充单元PCL1中的内部连接配线78具有两个急转弯部分JG1及JG2。因此，内部连接配线78可被实作成具有仅一个急转弯部分或无急转弯部分，且因此，可进一步增大引脚点的数目且可进一步提高可布线性。

图18是说明根据本发明概念示例性实施例的填充单元的布局的图，且图19A、图19B、及图19C是根据本发明概念示例性实施例的可具有与图18所示填充单元相同的布局的填充单元的剖视图。

图19A是沿线H-H'切割的填充单元PCL3的剖视图，图19B是沿线I-I'切割的填充单元PCL3的剖视图，且图19C是沿线J-J'切割的填充单元PCL3的剖视图。图18、图19A、图19B及图19C所示填充单元PCL3可为与参照图7、图8A、图8B及图8C阐述的标准单元SCL对应的经修改单元。填充单元PCL3与图7所示标准单元SCL以及图12及图15所示填充单元PCL1及填充单元PCL2相似，且因此，可不再对重复的说明予以赘述。在图18、图19A、图19B及图19C中省略了以上所述的鳍片形状、栅极绝缘层、层间绝缘层等。

如上所述，通过添加虚设栅极线DPC，填充单元PCL3的单元宽度CW3可大于对应的标准单元SCL的单元宽度CW。填充单元PCL3的单元高度CH3可等于标准单元SCL的单元高度CH。

将图15与图18进行比较，图18所示填充单元PCL3中的装置区域RX1a及装置区域RX2a的宽度短于图15所示填充单元PCL2中的装置区域RX1及RX2的宽度，而图18所示填充单元PCL3中的有源切割区ACRa的宽度长于图15所示填充单元PCL2中的有源切割区ACR的宽度。因此，在图18所示装置区域RX1a及装置区域RX2a中形成的鳍片的数目可小于图15所示鳍片数目。如上所述，鳍片在第一方向X上延伸且排列在第二方向Y上。举例来说，在图15所示装置区域RX1及装置区域RX2中的每一个中沿第二方向Y可形成有三个或四个鳍片，而在图18所示装置区域RX1a及装置区域RX2a中的每一个中沿第二方向Y可形成有两个鳍片。

如图19A及图19B所说明，在虚设栅极线DPC的第二栅极区段DPC2处形成有如上所述的跳线结构JMP1，且因此，第二栅极区段DPC2可通过跳线结构JMP电连接到第二栅极区段DPC2两侧处的有源区114及有源区115。另外，附加触点47可形成在第二栅极区段DPC2上且与跳线结构JMP1间隔开，且在附加触点47上可形成有通孔触点58以电连接附加触点47与内部连接配线78的平行配线区段。由此，触点45及触点47可形成在第二栅极区段DPC2的相应部分上，以有利于有源区114及有源区115与内部连接配线78之间的电连接。例如，在装置区域RX1a及装置区域RX2a的宽度相对短时，可利用使用触点45及触点47进行的电连接。

如图19A及图19C所说明，在虚设栅极线DPC的第一栅极区段DPC1处形成有如上所述包括第一触点23及第一触点24以及第二触点46的跳线结构JMP2，且因此，第一栅极区段DPC1可通过跳线结构JMP2电连接到第一栅极区段DPC1两侧处的有源区116及有源区117。另外，下部通孔触点53可形成在跳线结构JMP2上以电连接跳线结构JMP2与配线73。这样一来，有源区116及有源区117可通过第一栅极区段DPC1、跳线结构JMP2及下部通孔触点53电连接到配线73。

根据本发明概念的示例性实施例，填充单元中的配线中的至少一条可为针脚配线。所述针脚配线是一种包括与由不同蚀刻掩模形成的两个部分重叠的一部分STC的配线。举例来说，如图19A所说明，内部连接配线78可为包括重叠部分STC的针脚配线。将参照图22A、图22B及图22C进一步阐述针脚配线。

为方便起见，在图20中仅说明图18所示元件中的配线，例如第一配线71至第八配线78。另外，图20中同时说明了形成在填充单元PCL3之上的布线网格或布线道，例如第一道TR1至第五道TR5。

如图20所说明，第四配线74可具有四个引脚点，第五配线75可具有四个引脚点，第六配线76可具有四个引脚点，第七配线77可具有四个引脚点且第八配线78可具有五个引脚点。图20所示填充单元PCL3中的内部连接配线78可为针脚配线。在此种情形中，图20所示填充单元PCL3中的内部连接配线78可具有比图17所示填充单元PCL2中的内部连接配线78多的引脚点，且因此，填充单元PCL3可具有更高的可布线性。

已参照图7至图20阐述了标准单元及与标准单元对应的填充单元。与对应的标准单元相比，填充单元的大小可因虚设栅极线而增大。然而，由于内部连接配线、跳线结构、急转弯部分的减少、及在每一个栅极区段的相应部分上形成的触点，填充单元的可布线性可增大。因此，即使填充单元的大小可大于对应的标准单元，使用填充单元的集成电路的总体大小仍可因填充单元的可布线性增大而减小。

在图20中表示出配线71至配线78中的某些配线之间的距离D1及D2。在下文中，参照图21A及图22B阐述各配线之间的距离D1及D2的局限。

图21A是用于阐述尖端到侧局限的图，且图21B是用于阐述隅角圆化局限的图。

图21A是用于阐述与图20中所说明的配线之间的最小距离D1相关联的尖端到侧局限的图。用语“尖端到侧”可代表配线的尖端与另一配线的侧边缘之间的最短距离。

当使用单个光掩模形成两条相邻的配线73及74且这两条相邻的配线73及74被设置成彼此正交交叉时，如果在这两条相邻的配线73与74之间未根据尖端到侧最小间距规则维持最短距离D1，则可能发生尖端到侧违规。举例来说，如图21A所说明，当发生尖端到侧违规时，在配线(上部配线)的侧边缘处可形成纹波。所述纹波可造成配线宽度的大的偏差。另外，如果形成上述纹波，则在具有纹波的配线与利用另一光掩模在与所述具有纹波的配线相同的水平高度处形成的不同颜色的另一条配线之间无法确保最小绝缘距离。

图21B是用于阐述与图20所说明的各配线之间的最小距离D2相关联的隅角圆化局限的图。如果在配线78的急转弯部分中发生隅角圆化，则圆化的隅角的内圆周部分及外圆周部分中的每一者的曲率半径不与配线的节距成比例增减。举例来说，这种情形即使在配线节距减小时仍可发生。因此，随着配线节距因多重图案化技术的发展而逐渐减小，圆化隅角的曲率半径的影响及重要性进一步提高。举例来说，在微影-蚀刻-微影-蚀刻-微影-蚀刻(litho-etch-litho-etch-litho-etch，LELELE)操作(其是一种包括三次曝光操作的三重图案化操作)中，在与配线76位于同一水平高度的配线78的急转弯部分或弯曲部分附近，为了维持与不同颜色的配线76的最小绝缘距离D2，会考虑在配线78的急转弯部分中可能发生的隅角圆化。所述不同颜色的配线76是使用例如另一光掩模形成。

图22A、图22B及图22C是用于阐述根据本发明概念示例性实施例的针脚配线的图。

图22A说明使用第一蚀刻掩模MSK1形成的配线71、配线78a及配线72，且图22B说明使用不同颜色的第二蚀刻掩模MSK2形成的配线73及78b。由于处理规模的局限，可使用不同颜色的蚀刻掩模MSK1与蚀刻掩模MSK2。

图22C说明针脚配线78，针脚配线78包括与由第一蚀刻掩模MSK1形成的部分78a及由第二蚀刻掩模MSK2形成的部分78b重叠的部分STC。通过将经修改单元中的配线中的至少一条配线实作为针脚配线，可增大经修改单元的引脚点的数目且可进一步提高经修改单元的可布线性。

图23说明图19C所示跳线结构JMP2的修改形式。图23所示剖视图与图19C所示剖视图相似，且因此，不再对重复的说明予以赘述。

如参照图19C所阐述，在虚设栅极线DPC的第一栅极区段DPC1处形成有跳线结构JMP2，且因此，第一栅极区段DPC1可通过跳线结构JMP2电连接到第一栅极区段DPC1两侧处的有源区116及有源区117。另外，下部通孔触点53可形成在跳线结构JMP2上以电连接跳线结构JMP2与配线73。

在图23所示实施例中，省略了图19C所示第二触点46，以将虚设栅极线DPC的第一栅极区段DPC1与有源区116及有源区117电分离。在第一触点23及第一触点24上形成有下部通孔触点65及下部通孔触点66，以将有源区116及有源区117电连接到配线73。

参照图24，在衬底110上可形成有多条虚设栅极线DPCa及虚设栅极线DPCb。虚设栅极线DPCa及虚设栅极线DPCb可在第二方向Y上延伸且排列在第一方向X上。如上所述，虚设栅极线DPCa及虚设栅极线DPCb中的每一个可包括由栅极切割区DCT分离开的两个栅极区段。尽管图24绘示排列在第一方向X上的两条虚设栅极线，然而在第一方向X上可依序排列有三条或更多条虚设栅极线。

在第一层LY1处可形成有多个导电触点，包括连接到有源区SDa、SDb及SDc的第一触点CAa、CAb及CAc以及连接到虚设栅极线DPCa及虚设栅极线DPCb的第二触点CBa及CBb。

图24说明双重跳线结构DJMP。在双重跳线结构DJMP中，形成在有源区SDa、SDb及SDc上的第一触点CAa、CAb及CAc与形成在虚设栅极线DPCa及DPCb上的第二触点CBa及CBb例如被不可分离地融合在一起。通过使用双重跳线结构DJMP，虚设栅极线DPCa及虚设栅极线DPCb可电连接到有源区SDa、SDb及SDc。

在高于第一层LY1的第二层LY2处形成的配线M1a可通过在第一层LY1与第二层LY2之间形成的下部通孔触点Va电连接到双重跳线结构DJMP。通过使用双重跳线结构DJMP，联合有源区的面积可增大。

尽管图24绘示下部通孔触点Va及配线M1a形成在双重跳线结构DJMP的中心部分处，然而下部通孔触点Va及配线M1a的位置并非仅限于此。

参照图25，集成电路3000可包括多个功能块，例如第一功能块3100、第二功能块3200及第三功能块3300。

第一功能块3100可包括标准单元SCL及与标准单元SCL对应的混合单元HCL。如上所述，混合单元HCL是经修改单元中的一个，其使得混合单元HCL的电源轨条的宽度小于对应的标准单元SCL的电源轨条的宽度。

第二功能块3200可包括标准单元SCL及与标准单元SCL对应的填充单元PCL。如上所述，填充单元PCL是经修改单元中的一个，其使得填充单元PCL与对应的标准单元SCL相比进一步包括虚设栅极线。

第三功能块3300可包括标准单元SCL、混合单元HCL及填充单元PCL。混合单元HCL及填充单元PCL可对应于同一标准单元SCL或不同的标准单元。

尽管图25说明功能块3100、功能块3200、及功能块3300中的每一个包括一个标准单元，然而功能块3100、功能块3200、及功能块3300中的每一个可包括多个标准单元。所述多个标准单元可为相同的类型或不同的类型。可根据功能块3100、功能块3200、及功能块3300的构型来不同地确定经修改单元HCL及经修改单元PCL的数目。

可根据功能块3100、功能块3200、及功能块3300的特性来选择性地使用混合单元HCL及/或填充单元PCL。举例来说，如果需要与标准单元SCL具有相同大小的经修改单元，则可使用混合单元HCL，或者如果经修改单元的大小受到较小的局限，则可使用填充单元PCL。如上所述，混合单元HCL及填充单元PCL具有与对应的标准单元SCL相同的功能且具有比标准单元SCL高的可布线性。通过使用混合单元HCL及/或填充单元PCL，可方便地执行集成电路的设计且可减少集成电路的占用面积。

参照图26，移动装置4000可包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400、及缓冲随机存取存储器(buffer RAM)4500。

应用处理器4100控制移动装置4000的操作。通信模块4200可与外部装置执行无线通信或有线通信。显示/触摸模块4300可通过触摸面板显示经应用处理器4100处理的数据及/或接收数据。存储装置4400可存储用户数据。存储装置4400可为嵌入式多媒体卡(embedded multimedia card，eMMC)、固态驱动器(solid state drive，SSD)、通用闪存存储(universal flash storage，UFS)装置等。存储装置4400可包括掉电保护电路及电容器模块，以对移动装置4000的电源及性能执行有效的管理。缓冲随机存取存储器4500暂时地存储用于处理移动装置4000的操作的数据。举例来说，缓冲随机存取存储器4500可为双倍数据速率(double data rate，DDR)同步动态随机存取存储器(synchronous dynamicrandom access memory，SDRAM)、低功率双倍数据速率(low power DDR，LPDDR)同步动态随机存取存储器、图形双倍数据速率(graphics DDR，GDDR)同步动态随机存取存储器、蓝巴斯动态随机存取存储器(Rambus DRAM，RDRAM)等。

如上所述，根据本发明概念示例性实施例的集成电路及设计集成电路的方法可通过使用具有与标准单元相同的功能且具有比标准单元提高的可布线性的经修改单元来减小集成电路的占用面积。

本文所述示例性实施例可应用于任意装置及***。举例来说，本文所提供的示例性实施例可应用于例如以下***：移动电话、智能手机、个人数字助理(personal digitalassistant，PDA)、便携式多媒体播放器(portable multimedia player，PMP)、数字照相机、摄录像机、个人计算机(personal computer，PC)、服务器计算机、工作站、膝上型计算机、数字电视(digital television，TV)、机顶盒、便携式游戏机、导航***等。

尽管已参照本发明概念的示例性实施例具体显示并阐述了本发明概念，然而对所属领域中的普通技术人员将显而易见的是，在不背离以上权利要求所界定的本发明概念的精神及范围的条件下可对本文作出形式及细节上的各种改变。

Claims

1.一种设计集成电路的方法，其特征在于，包括：

接收用于定义所述集成电路的输入数据；

从包括多个标准单元的标准单元库接收信息；

从包括至少一个经修改单元的经修改单元库接收信息，所述至少一个经修改单元具有与所述多个标准单元中的对应标准单元相同的功能且具有比所述对应标准单元高的可布线性；以及

通过响应于所述输入数据、来自所述标准单元库的所述信息以及来自所述经修改单元库的所述信息执行放置及布线，来产生输出数据，其中产生所述输出数据包括：

使用所述标准单元来执行所述放置及布线；以及

当使用所述标准单元来执行的所述放置及布线失败时，以所述至少一个经修改单元来替换所述对应标准单元，

其中所述至少一个经修改单元的电源轨条的宽度小于所述对应标准单元的电源轨条的宽度，并且

所述至少一个经修改单元的电源轨条的宽度小于排列成一行与所述至少一个经修改单元相邻排列的另一标准单元的电源轨条的宽度，以使所述至少一个经修改单元的可布线性大于所述另一标准单元的可布线性。

2.根据权利要求1所述的方法，其特征在于，所述至少一个经修改单元的引脚点的数目大于所述对应标准单元的引脚点的数目，其中所述引脚点是用于信号输入或信号输出的位置。

3.根据权利要求1所述的方法，其特征在于，所述至少一个经修改单元的上部电源轨条的宽度小于所述对应标准单元的上部电源轨条的宽度，或者所述至少一个经修改单元的下部电源轨条的宽度小于所述对应标准单元的下部电源轨条的宽度。

4.根据权利要求1所述的方法，其特征在于，所述至少一个经修改单元的大小等于所述对应标准单元的大小。

5.根据权利要求1所述的方法，其特征在于，所述至少一个经修改单元的上部电源轨条或下部电源轨条是沿单元边界不对称地划分。

6.根据权利要求1所述的方法，其特征在于，所述至少一个经修改单元包括虚设栅极线，且所述对应标准单元不包括虚设栅极线。

7.根据权利要求6所述的方法，其特征在于，所述至少一个经修改单元进一步包括：

内部连接配线，电连接到所述虚设栅极线。

8.根据权利要求7所述的方法，其特征在于，所述内部连接配线具有仅一个急转弯部分，其中急转弯部分是所述内部连接配线的形成直角的部分。

9.根据权利要求7所述的方法，其特征在于，所述内部连接配线包括与所述虚设栅极线平行地形成在所述虚设栅极线之上且电连接到所述虚设栅极线的配线区段，其中所述配线区段包括第一部分与第二部分，所述第一部分与所述第二部分相互重叠且使用不同的蚀刻掩模形成。

10.根据权利要求6所述的方法，其特征在于，所述至少一个经修改单元进一步包括：

至少一个跳线结构，所述至少一个跳线结构包括第一触点及第二触点，所述第一触点是在位于所述虚设栅极线的两侧处的有源区上形成，所述第二触点在所述虚设栅极线上形成以将所述有源区电连接到所述虚设栅极线。

11.根据权利要求10所述的方法，其特征在于，所述至少一个经修改单元进一步包括：

内部连接配线，包括配线区段，所述配线区段是与所述虚设栅极线平行地形成在所述虚设栅极线之上并电连接到所述虚设栅极线；

第三触点，形成在所述虚设栅极线上且与所述跳线结构间隔开；以及

通孔触点，形成在所述第三触点上，以将所述第三触点电连接到所述配线区段。

12.根据权利要求6所述的方法，其特征在于，所述虚设栅极线包括通过栅极切割区隔开的第一栅极区段与第二栅极区段。

13.根据权利要求12所述的方法，其特征在于，所述第一栅极区段经由第一跳线结构电连接到位于所述第一栅极区段的两侧处的有源区，且所述第二栅极区段经由第二跳线结构电连接到位于所述第二栅极区段的两侧处的有源区。