CN107863385A - 一种横向dmos晶体管 - Google Patents

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Abstract

本发明提供一种横向DMOS晶体管，包括：一衬底；第一隔离区和第二隔离区；一源极区；一第一漏极区；一第一栅极结构；一第一外延层；一第一掩埋层；一第二外延层；以及，一第一表面层。

Description

一种横向DMOS晶体管
技术领域
本发明涉及DMOS器件，具体来说，涉及一种横向DMOS晶体管。
背景技术
在电路应用中，通常需要在单片集成电路上集成数个高压元件和低压元件。这通常需要数个高压器件。由于这些电路能够为照明、电机驱动器和电源提供高效能的解决方案，使得这些电路已经在各种应用中广泛使用。半桥电路由一低压晶体管和一高压晶体管形成。由于具有许多优点，在这种应用中使用DMOS(双扩散金属氧化物半导体)或用于较高电流的IGBT(绝缘栅双极型晶体管)器件。以一高压DMOS晶体管形成所述半桥电路配置是具有优势的。通常，以单片结隔离工序生产低端DMOS晶体管，而以相同工序在非常有限的击穿电压下生产高端DMOS晶体管。在许多应用中，设计人员通常使用低压控制电路和离散DMOS晶体管构建完整的电路。
由于在晶体管导通时，p型体和源极将处于高压下，因此，构建一高端DMOS晶体管比构建一低端DMOS晶体管更为复杂。在传统的单片工序中，外延(epi)太薄而不能支撑源/体层与衬底之间的高压。N沟道DMOS使用p型体扩散，并以相对较低的电压穿透到p型衬底。因此，可以在较厚的外延上构建器件。
然而，电路的低压部分则需要进行一可击穿至少一半外延的隔离扩散。此外，电路的低压部分还需要使用可击穿至少一半外延的p型掩埋层，以满足隔离扩散的要求。这是一种上下隔离，以最小化横向扩散。深度隔离扩散是可行的，但是，由于需要掺杂剂(例如硼)横向扩散以占据芯片的大部分面积，使得这种工序成本高昂。
在上述这些类型电路的常规结构中，仅使用少数高压晶体管和许多低压晶体管，该些低压晶体管形成了一复杂的控制电路。这些低压组件体积小且需要相互隔离。因此，深且宽的隔离扩散很容易使得低压组件的面积翻倍，使得不可能构建一具有较厚外延的经济型单片集成电路。
单片集成电路的制造成本与制造工序的复杂度及芯片的面积成正比。本领域的研究人员已在保持芯片性能水平的同时减小芯片尺寸方面做出了极大的努力。由于耗尽层会随着电压的增加而不断扩散，因此在高压器件中面积因素是十分重要的。已经引入了多种最小化耗尽层所需面积的技术，例如：引入外延扩展的扩散技术、选择性外延生长和再填充技术，或者重入表面场原理。这些技术在建需要低压和高压组件的混合物的单片集成电路中具有不同的用途。
在一些典型的现有技术中，高压半桥电路使用离散晶体管，将高压晶体管分别构建为独立的芯片，其结构是垂直结构。所述垂直结构是指漏极在芯片的底部，而源极在芯片的顶部。该垂直结构的优点是工艺简单且制造成本低，而缺点则是每个芯片只有一个晶体管(无论是高压晶体管还是低压晶体管)，不能与任何其他晶体管共享。因此，单片电路被限制在约100V。
因此，我们需要一种新的结构，以解决目前存在的技术问题。
发明内容
本发明的目的在于提供一种横向DMOS晶体管，可以实现在同一衬底上形成共享源极的两个高压元件(分别为一高压上拉晶体管和一高压下拉晶体管)及其他低压元件，获得了一种高层次的功能整合。
为了达到上述目的，本发明提供一种横向DMOS晶体管，包括：一衬底；第一隔离区和第二隔离区，所述第一隔离区和第二隔离区形成于所述衬底上；一源极区，所述源极区形成于所述衬底上并位于所述第一隔离区与所述第二隔离区之间；一第一漏极区，所述漏极区形成于所述衬底上并位于所述第一隔离区与所述源极区之间；一第一栅极结构，所述第一栅极结构形成于所述衬底上，位于所述源极区与所述第一漏极区之间，并与所述源极区相邻；一第一外延层，所述第一外延层形成于所述衬底上并位于所述第一隔离区与所述第二隔离区之间；一第一掩埋层，所述第一掩埋层形成于所述第一外延层上，并且，所述第一掩埋层在所述源极区与所述第一漏极区之间(而不是在所述源极区与所述第一漏极区之下)横向延伸；一第二外延层，所述第二外延层形成于所述第一外延层及所述第一掩埋层上，并位于所述第一隔离区与所述第二隔离区之间；以及，一第一表面层，所述第一表面层形成于所述第二外延层上并位于所述第一栅极结构与所述第一漏极区之间；其中，所述衬底、第一外延层、第一掩埋层、第二外延层及第一表面层交替掺杂。
在本发明一实施例中，所述横向DMOS晶体管进一步包括：一第二漏极区，所述第二漏极区形成于所述衬底上并位于所述第二隔离区与所述源极区之间；一第二栅极结构，所述第二栅极结构形成于所述衬底上，位于所述源极区与所述第一漏极区之间，并与所述源极区相邻；一第二掩埋层，所述第二掩埋层形成于所述第一外延层上并位于所述第二外延层下，并且，所述第二掩埋层在所述源极区与所述第二漏极区之间(而不是在所述源极区与所述第二漏极区之下)横向延伸；以及，一第二表面层，所述第二表面层形成于所述第二外延层上并位于所述第二栅极结构与所述第二漏极区之间；其中，所述第二掩埋层的掺杂与所述第一掩埋层的掺杂相同，所述第二表面层的掺杂与所述第二表面的掺杂相同。也就是说，所述第一掩埋层与所述第二掩埋层具有相同的掺杂类型(n型或p型)，所述第一表面与所述第二表面也具有相同的掺杂类型。
在本发明一实施例中，所述横向DMOS晶体管是一高压器件。
在本发明一实施例中，所述横向DMOS晶体管进一步包括一第一p型主体区，所述源极区形成于所述第一p型主体区内。
在本发明一实施例中，所述横向DMOS晶体管进一步包括一第二p型主体区，所述第二p型主体区形成于所述第一p型主体区与所述第二外延层之间。
在本发明一实施例中，所述衬底、第一掩埋层及第一表面层为n型掺杂，并且，所述第一外延层及所述第二外延层为p型掺杂。
在本发明一实施例中，所述衬底、第一掩埋层及第一表面层为p型掺杂，并且，所述第一外延层及所述第二外延层为n型掺杂。
在本发明一实施例中，所述第一栅极结构与所述源极区部分重叠。
在本发明一实施例中，所述第一栅极结构与所述第一掩埋层部分重叠。
在本发明一实施例中，所述第一掩埋层形成数个不相交区域。
在本发明一实施例中，所述横向DMOS晶体管是一低压器件。
本发明所述的横向DMOS晶体管的基本操作原理是在p型主体区和衬底之间为耗尽层提供足够的空间，以便在期望的工作电压下避免击穿，同时保持n型外延层的薄度，以便通过浅的区域效率扩散来隔离低压器件。使用p型主体进行电荷补偿，可以显着增加第一外延层和第二外延层的掺杂，使得可以实现低的电阻率。
在本发明所述的横向DMOS晶体管结构中，实现了在同一衬底上形成共享源极的两个高压元件及其他低压元件，获得了一种高层次的功能整合。在本发明中所述高压是指700V～900V，也可以是指更高的高压。
附图说明
图1A是本发明第一实施例的横向DMOS晶体管的截面图；
图1B是与图1A截面图相对应的所述横向DMOS晶体管的直线部分的掩膜布图；
图2是本发明第二实施例的横向DMOS晶体管的截面图；
图3是图2所述横向DMOS晶体管中的电流方向示意图；
图4是根据图3及图8所示横向DMOS晶体管的运行原理而改进的器件；
图5是图1所示横向DMOS晶体管的电脑模拟的输入文件；
图6是图5中所示器件的源极-漏极偏置为450V的电脑模拟结果；
图7为电脑模拟输出；
图8是本发明第三实施例的横向DMOS晶体管的截面图；
图9是具有450V高压漏极偏压的图4所示器件。
图10所示的是具有450V漏极偏压和440V源极的图4所示器件。
具体实施方式
以下，结合具体实施方式，对本发明的技术进行详细描述。应当知道的是，以下具体实施方式仅用于帮助本领域技术人员理解本发明，而非对本发明的限制。
实施例一
请参见图1A和图1B，其中，图1A是本实施例提供的一种横向DMOS晶体管的截面图，而图1B则是与图1A截面图相对应的所述横向DMOS晶体管的直线部分的掩膜布图。所述横向DMOS晶体管可以作为单片共享式芯片上的各种DC-DC转换器的高压半桥输出。其中，图1A中的箭头方向表示电流方向。如图1A所示的，所述横向DMOS晶体管包括一衬底101，以及形成于所述衬底101上左右两侧的隔离区，分别记为第一隔离区131A和第二隔离区131B。
在本实施例中，在所述第一隔离区131A和第二隔离区131B之间形成高压元件区域。因此，在本实施例中，提供的所述横向DMOS晶体管为一高压器件。
在该高压元件区域内设有共享源极区的两个高压元件，记为第一高压元件100A和第一高压元件100B。所述第一高压元件100A和所述第一高压元件100B共享一源极区121，并分别具有第一漏极区111A、第一栅极结构113A、第二漏极区111B和第二栅极结构113B。如图1A所示的，所述源极区121形成于所述衬底101上并位于所述第一隔离区131A与所述第二隔离区131B之间。所述源极区121与p+区123(第二p型主体区)相邻，并且，所述源极区121形成于p型主体区125(第一p型主体区)内。所述第一漏极区111A位于所述第一隔离区131A与所述源极区121之间；所述第一栅极结构113A位于所述源极区121与所述第一漏极区111A之间并与所述源极区121相邻。所述第二漏极区111B位于所述第二隔离区131B与所述源极区121之间；所述第二栅极结构113B位于所述源极区121与所述第二漏极区111B之间并与所述源极区121相邻。
如图1A所示的，在本实施例中，所述横向DMOS晶体管具有五层结构(图1A中由下至上)，分别为：衬底101、第一外延层103、掩埋层(包含第一掩埋层105A和第二掩埋层105B)、第二外延层107和表面层(包含第一表面层109A和第二表面层109B)。如图所示的，所述第一外延层103形成于所述衬底101之上，并位于所述第一隔离区131A与第二隔离区131B之间。所述第一掩埋层105A形成于所述第一外延层103之上并位于所述第二外延层107之下，并在所述源极区121与所述第一漏极区111A之间横向延伸。所述第二掩埋层105B形成于所述第一外延层103上之上并位于所述第二外延层107之下，并在所述源极区121与所述第二漏极区111B之间横向延伸。所述第二外延层107形成于所述第一外延层103及所述第一掩埋层105A和第二掩埋层105B上，并位于所述第一隔离区131A与所述第二隔离区131B之间。所述第一表面层109A形成于所述第二外延层107上并位于所述第一栅极结构113A与所述第一漏极区111A之间。所述第二表面层109B形成于所述第二外延层107上并位于所述第二栅极结构113B与所述第二漏极区111B之间。
在本实施例中，所述衬底101、第一外延层103、掩埋层(包含第一掩埋层105A和第二掩埋层105B)、第二外延层107和表面层(包含第一表面层109A和第二表面层109B)交替掺杂。例如，所述衬底101被实现为p型衬底，所述第一外延层103被实现为n型外延层，所述掩埋层(包含第一掩埋层105A和第二掩埋层105B)被实现为p型掩埋层(记为pBL)，所述第二外延层107被实现为n型外延层，所述表面层(包含第一表面层109A和第二表面层109B)被实现为浅P型层。
请参见图1B，所述隔离区131具有p+型底部隔离扩散区133。所述第一栅极结构113A和第二栅极结构113B分别与p型主体区125(第一p型主体区)部分重叠。图1B中的锯齿形边缘可以实现n+源极区在一较宽的区域内连接。n+源极区121和P+源极区123位于所述栅极结构G113之间。
图1A所示结构以以下方式获得：在所述p型衬底101内深扩散形成所述第一外延层103，随后形成所述p型掩埋层(包含第一掩埋层105A和第二掩埋层105B)。接着，以适当的厚度和掺杂密度沉积所述第二外延层107。最后，在表面形成所述表面层(包含第一表面层109A和第二表面层109B)，完成所述DMOS晶体管的漂移区域。随后，形成p主体区和源漏极以完成DMOS层。为了形成栅极结构，可以以常规方式在所述p型主体区上生长栅极氧化物，并在其上沉积多晶硅层，以形成所述栅极结构。当然，在一可选的实施例中，所有层的掺杂类型均可以由p型变为n型，反之亦然。
如图1A中箭头所示的，在本实施例的结构中，由于所述第一高压元件100A和第一高压元件100B的结构是左右对称且共享同一源极区121，这就使得电流从源极区121流向左右两侧的漏极区和栅极结构。
实施例二
请参见图2至图4，图2至图4所示的是形成于第一隔离区131A和第二隔离区131B之间的低压元件区域结构，在该低压元件区域内设有一个低压元件。图2至图4所示的结构可以是所述横向DMOS晶体管的完整结构，也可以是替换图1A中右侧第一高压元件100B的结构。也就是说，可以将实施例一的图1A结构中的第一高压元件100B替换为本实施例的低压元件，使得所述横向DMOS晶体管具有共享源极区的高压元件和低压元件。而当图2所示的低压元件区域结构为所述横向DMOS晶体管的完整结构时，所述横向DMOS晶体管为一低压器件。
以下，以将本实施例所示的低压元件替换实施例一中一高压元件作为范例进行阐述，即将图2所示的低压元件区域结构代替图1A中右侧所示的第一高压元件100B。这种具有共享源极区的高压元件和低压原件的配置可以应用于BCD工艺的一部分，并被单独地优化为一高压器件。
因此，本实施例事实上提供了一种具有一高压元件和一低压元件的横向DMOS晶体管，该低压元件与高压元件共享一源极区121。本实施例中的高压元件结构请参照实施例一中记载的第一高压元件100A结构，所述低压元件则代替实施例一图1中所示的右侧第一高压元件100B结构，并具有类似的结构。因此，所述低压元件具有第二漏极区111B和第二栅极结构，所述第二栅极结构包括栅极电极113和电介质115；第二掩埋层105B并在所述源极区121与所述第二漏极区111B之间横向延伸；并且，第二表面层109B形成于所述第二外延层107上。与图1所示的高压元件相比，在本实施例的低压元件中，p型衬底101更靠近所述p型主体区125(第一p型主体区)，并且没有p+区123(第二p型主体区)。
图3所示的是图2所示低压元件内的电流分布。如图2及图3所示的，为了对电场进行优化以获得横向DMOS晶体管的最大可能击穿电压，所述低压元件的第二掩埋层105B可以由3部分组成，分别表示为1051、1052和1053。所述第二掩埋层105B的这些部分1051～1053上的电压取决于击穿现象，并通过所述部分1051～1053之间的空隙控制该电压。当然，在图2中仅显示了所述第二掩埋层105B由三部分组成，本领域技术人员可以理解的是，所述第二掩埋层105B也可以由更多的部分组成，并且，每一部分均可以使用掩膜层均化技术来进行进一步的细化和掺杂。
从图3的电流分布可以看出，与不包含所述第一外延层103及其提供的附加传导路径的器件相比，本实施例的所述低侧横向DMOS晶体管的特定导通电阻(R_on)降低大约50％。
图4所示的是将图3所示的电流运行原理实现为高压DMOS晶体管，以用于计算机模拟的输入文件。将层厚度及掺杂浓度优化为所述第一外延层103的结深，并对掺杂分布进行独立于其他参数的单独调整。如果将本实施例所述的横向高压DMOS晶体管应用于BCD工艺中，则所述第二掩埋层105B的参数被限制为用于低压区域中的隔离。在此情况下，依然可以应用掩膜层均化使小正方形或六边形构成所述第二掩埋层105B，并将平均掺杂减小至10％至90％之间。所述第二外延层107的厚度及掺杂浓度取决于BCD工艺的低位电压。然而，用于低压PMOS晶体管的n阱层可用于增加所述第二外延层107的掺杂浓度和层厚度，因此可以以这种方式优化所述第二外延层107。所述第二表面层109B可以以单独植入的方式形成，并在不影响制程其他部分的情况下优化所述第二表面层109B。
以上实施例一和实施例二已经描述了如何在二维空间中形成掩埋层(包含第一掩埋层105A和第二掩埋层105B)。然而，在本发明中，所述第一外延层103、掩埋层(包含第一掩埋层105A和第二掩埋层105B)和表面层(包含第一表面层109A和第二表面层109B)也可以由三维物体组成。由于所述掩埋层也被用在芯片低压区域中以进行隔离，并且这种使用决定了所述掩埋层需要有高掺杂密度，因此，以三维物体制成所述掩埋层是具有特殊有益效果的。通过利用一已知的三维技术形成所述掩埋层可以实现更高的掩膜均化比，并可以独立地优化掺杂密度。所述三维结构(芯片的X-Y平面和垂直于该平面层的Z轴)来自于放置在网格阵列之间的“点”(例如，0.5μ×0.5μ，或者掩膜最小尺寸)，这些“点”之间的间距不同。随着“点”之间的间距变化，平均掺杂密度发生变化，然后改变z方向的层厚度。
即使是在一个全新的工艺中，也可以采用掩膜均化技术来减少掩膜层的数量，同时使设计者能够为掩埋层、第二外延层掺杂及第一外延层扩展创建最佳的三维层。例如，图5所示的是利用一简单结构所实现的一高压DMOS晶体管。在图5所示的结构中，掩埋层用于进行电场成形并减少必须在DMOS的p型主体上终止的电场。
当漏极电压增加时，pBL和p型主体将进入穿通，这将相对于p型主体上的电压而固定pBL上的电压。然后，所述外延层必须朝向漏极横向消耗。在pBL/p主体击穿之后，耗尽层开始在pBL下扩散。一旦漏极电压从零增加，第二外延层和衬底结就开始形成耗尽层。
所述衬底是轻掺杂的，因此大部分耗尽层扩散到所述衬底中，而在外延扩展扩散层103侧的耗尽层则小得多。由于外延扩展扩散层103中掺杂剂的高斯分布，耗尽层扩散到外延扩展扩散层随着电压的增加而减慢。当pBL电压远高于地面(所述衬底接地)时，pBL和第一外延层103之间的连接处的电压低于第一外延层103衬底结上的电压。最终，在pBL和衬底之间发生击穿，但是由于pBL和衬底之间有较宽的耗尽层，并且pBL和衬底之间电压降低，使得穿通电流非常低。当晶体管导通时，源极电压实际上与漏极电压相同，并且基本上所有的耗尽层都在衬底和第一外延层103之间。在这些条件下，通过所述第二外延层和第一外延层的未耗尽部分，将pBL与p型主体及衬底隔离。当接近这个条件时，pBL电压与漏极电压是相同的。
图6显示了图5中所示器件的源极-漏极偏置为450V的模拟结果。图7为当漏极电压为450V、源极和栅极电压为440V时的输出。等电位轮廓线间隔为20V。模拟结果与晶体管导通状态的理论分析一致，晶体管的高侧运行与半桥输出配置或单高侧晶体管应用中的电路应用一致。
实施例三
请参见图8，如图8所示的，在本实施例中提供了一种形成于第一隔离区131A和第二隔离区131B之间的低压元件区域结构，在该低压元件区域内设有一个低压元件。本实施例中所述低压元件区域的结构与图2所示实施例二的结构类似。并且，与实施例二的所述低压元件相同的是，本实施例所述的结构可以是所述横向DMOS晶体管的完整结构，也可以是替换图1A中右侧第一高压元件100B的结构。也就是说，可以将实施例一的图1A结构中的第一高压元件100B替换为本实施例的低压元件，使得所述横向DMOS晶体管具有共享源极区的高压元件和低压元件。而当图8所示的低压元件区域结构为所述横向DMOS晶体管的完整结构时，所述横向DMOS晶体管为一低压器件。如图8与图2所示的，本实施例中所述结构与实施例二所述结构的区别在于掩埋层。
以下，以将本实施例所示的低压元件替换实施例一中一高压元件作为范例进行阐述，即将图8所示的低压元件区域结构代替图1A中右侧所示的第一高压元件100B。因此，本实施例事实上也提供了一种具有一高压元件和一低压元件的横向DMOS晶体管，该低压元件与高压元件共享一源极区121。由于具有与图2所示的结构相似的结构，因此，图4所示的晶体管结构也同样可以适用于本实施例。也就是说，图4所示的晶体管结构也可以视为是根据图8所示的原理修改而得的。并且，本实施例中的低压元件结构可以用与图1所示的高压元件相同的工艺构建，因此，在本实施例中，可以获得一种单片共享式芯片，并在该芯片上构建半桥输出。
在本实施例的结构中，漏极电流具有两条路径，一条在pBL上方，一条在pBL下方。图9所示的是具有450V高压漏极偏压的图4所示器件。当高压元件闭合而半桥输出处于“低”状态时，可以采用图9所示的构造。图10所示的是具有450V漏极偏压和440V源极的图4所示器件。可见，从漏极到源极的两条电流路径是pBL之下的n型第一外延层103和pBL上方的n型第二外延层107。该器件不仅能够以450V工作，而且还提供比标准低压DMOS更低的特定导通电阻(R_on)。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (11)

1.一种横向DMOS晶体管，包括：
一衬底；
第一隔离区和第二隔离区，所述第一隔离区和第二隔离区形成于所述衬底上；
一源极区，所述源极区形成于所述衬底上并位于所述第一隔离区与所述第二隔离区之间；
一第一漏极区，所述漏极区形成于所述衬底上并位于所述第一隔离区与所述源极区之间；
一第一栅极结构，所述第一栅极结构形成于所述衬底上，位于所述源极区与所述第一漏极区之间，并与所述源极区相邻；
一第一外延层，所述第一外延层形成于所述衬底上并位于所述第一隔离区与所述第二隔离区之间；
一第一掩埋层，所述第一掩埋层形成于所述第一外延层上，并且，所述第一掩埋层在所述源极区与所述第一漏极区之间横向延伸；
一第二外延层，所述第二外延层形成于所述第一外延层及所述第一掩埋层上，并位于所述第一隔离区与所述第二隔离区之间；以及，
一第一表面层，所述第一表面层形成于所述第二外延层上并位于所述第一栅极结构与所述第一漏极区之间；
其中，所述衬底、第一外延层、第一掩埋层、第二外延层及第一表面层交替掺杂。
2.如权利要求1所述的横向DMOS晶体管，其特征在于，所述横向DMOS晶体管进一步包括：
一第二漏极区，所述第二漏极区形成于所述衬底上并位于所述第二隔离区与所述源极区之间；
一第二栅极结构，所述第二栅极结构形成于所述衬底上，位于所述源极区与所述第一漏极区之间，并与所述源极区相邻；
一第二掩埋层，所述第二掩埋层形成于所述第一外延层上并位于所述第二外延层下，并且，所述第二掩埋层在所述源极区与所述第二漏极区之间横向延伸；以及，
一第二表面层，所述第二表面层形成于所述第二外延层上并位于所述第二栅极结构与所述第二漏极区之间；
其中，所述第二掩埋层的掺杂与所述第一掩埋层的掺杂相同，所述第二表面层的掺杂与所述第一表面的掺杂相同。
3.如权利要求2所述的横向DMOS晶体管，其特征在于，所述横向DMOS晶体管是一高压器件。
4.如权利要求1所述的横向DMOS晶体管，其特征在于，所述横向DMOS晶体管进一步包括一第一p型主体区，所述源极区形成于所述第一p型主体区内。
5.如权利要求4所述的横向DMOS晶体管，其特征在于，所述横向DMOS晶体管进一步包括一第二p型主体区，所述第二p型主体区形成于所述第一p型主体区与所述第二外延层之间。
6.如权利要求1所述的横向DMOS晶体管，其特征在于，所述衬底、第一掩埋层及第一表面层为n型掺杂，并且，所述第一外延层及所述第二外延层为p型掺杂。
7.如权利要求1所述的横向DMOS晶体管，其特征在于，所述衬底、第一掩埋层及第一表面层为p型掺杂，并且，所述第一外延层及所述第二外延层为n型掺杂。
8.如权利要求1所述的横向DMOS晶体管，其特征在于，所述第一栅极结构与所述源极区部分重叠。
9.如权利要求1所述的横向DMOS晶体管，其特征在于，所述第一栅极结构与所述第一掩埋层部分重叠。
10.如权利要求1所述的横向DMOS晶体管，其特征在于，所述第一掩埋层形成数个不相交区域。
11.如权利要求1所述的横向DMOS晶体管，其特征在于，所述横向DMOS晶体管是一低压器件。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075882A (ko) * 1998-03-25 1999-10-15 김덕중 수평형 피엔피 트랜지스터의 제조 방법
KR20020013218A (ko) * 2000-08-12 2002-02-20 김덕중 고내압 아이솔레이션 영역을 갖는 고전압 반도체소자
US20160163791A1 (en) * 2014-12-09 2016-06-09 Joseph Pernyeszi Monolithic DMOS Transistor in Junction Isolated Process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075882A (ko) * 1998-03-25 1999-10-15 김덕중 수평형 피엔피 트랜지스터의 제조 방법
KR20020013218A (ko) * 2000-08-12 2002-02-20 김덕중 고내압 아이솔레이션 영역을 갖는 고전압 반도체소자
US20160163791A1 (en) * 2014-12-09 2016-06-09 Joseph Pernyeszi Monolithic DMOS Transistor in Junction Isolated Process

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