CN107852154A - 在发射器中产生调制信号的电路和方法 - Google Patents

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Abstract

公开了在集成电路发射器中生成调制信号的电路。电路包括发射器驱动器电路(302)，具有接收一对差分输入信号的第一输入信号(DataIn)的第一电流路径(325)和接收该对差分输入信号的第二输入信号(DataIn_b)的第二电流路径(329)，发射器驱动器电路包括耦接第一电流路径和第二电流路径每一个的尾电流路径(327)；第一电流源(370)，耦接在第一参考电压(AVCCAUX)和地(AVSS)之间，第一电流源的第一电流与尾电流路径的尾电流成比例；第一上拉电流源(460)，耦接在第一参考电压与发射器驱动器电路的第一输出节点(314)之间；第二上拉电流源(480)，耦接在第一参考电压和发射器驱动器电路的第二输出节点(320)之间。还公开了在集成电路发射器中生成调制信号的方法。

Description

在发射器中产生调制信号的电路和方法
技术领域
本发明主要涉及集成电路装置，具体地，涉及在发射器中产生调制信号的电路和方法。
背景技术
数据传输的速度和质量是数据通信***和网络的重要方面。数据可以按照不同的数据传输协议进行传输。多级信号调制，如PAM4信号调制，会被用来提高带宽有限的数据通信通道中的数据速率。发射器的关键发射器参数是由发射器产生的输出信号的线性度。也就是说，模拟发射器输出中的每个信号电平(level)与其期望值的偏差应该很小，其中期望值可以从其他电平的位置导出。输出线性度可受到许多因素的影响，包括尾(tail)电流源的质量和输入装置的导引因子(steering factor)。
实现数据传输的集成电路是数据通信***和网络的重要组成部分。由于集成电路的诸如晶体管尺寸和运行电压等运行和设计特性不断改变，发射器电路的性能可能受到影响。因为输出线性度会影响接收数据的误码率，所以改善输出线性度的电路布置是有益的。
因此，在集成电路的发射器中提供提高的调制信号的输出线性度的电路和方法是很必要的。
发明内容
本申请描述了用于在集成电路的发射器中生成调制信号的电路。所述电路包括：发射器驱动器电路，所述发射器驱动器电路具有用于接收一对差分输入信号中的第一输入信号的第一电流路径和用于接收该对差分输入信号中的第二输入信号的第二电流路径，发射器驱动器电路包括尾电流路径，所述尾电流路径被耦接到第一电流路径和第二电流路径中的每一个；第一电流源，所述第一电流源被耦接在第一参考电压和地之间，其中第一电流源的第一电流与尾电流路径的尾电流成比例；第一上拉电流源，所述第一上拉电流源被耦接在第一参考电压和发射器驱动器电路的第一输出节点之间；以及第二上拉电流源，所述第二上拉电流源被耦接在第一参考电压和发射器驱动器电路的第二输出节点之间。
根据另一实施方式，用于在集成电路的发射器中生成调制信号的电路包括：发射器驱动器电路，所述发射器驱动器电路具有用于接收一对差分输入信号的第一输入信号的第一电流路径以及用于接收该对差分输入信号的第二输入信号的第二电流路径，所述发射器驱动器电路包括尾电流路径，所述尾电流路径被耦接到第一电流路径和第二电流路径中的每一个；第一电流源，所述第一电流源被耦接在第一参考电压和地之间，其中第一电流源的第一电流与尾电流路径的电流成比例；以及电流补偿电路，所述电流补偿电路被耦接到第一电流源，其中电流补偿电路中的第二电流与尾电流路径中的尾电流成比例并且依赖于第一电流源和电流补偿电路的晶体管的阈值电压。
本申请还描述了在集成电路的发射器中生成调制信号的方法。该方法包括：提供发射器驱动器电路，所述发射器驱动器电路具有用于接收一对差分输入信号中的第一输入信号的第一电流路径以及用于接收该对差分输入信号中的第二输入信号的第二电流路径，所述发射器驱动器电路包括尾电流路径，所述尾电流路径被耦接到第一电流路径和第二电流路径中的每一个；将第一电流源耦接到第一参考电压和地之间，其中第一电流源的第一电流与尾电流路径的尾电流成比例；将第一上拉电流源耦接在第一参考电压与发射器驱动器电路的第一输出节点之间；以及将第二上拉电流源耦接在第一参考电压和发射器驱动器电路的第二输出节点之间。
通过参考下述详细说明及权利要求将认识到其他特征。
附图说明
图1是具有用于发送数据的发射器电路的集成电路装置的框图；
图2是示出了与数据相关联的非归零(NRZ)图案(pattern)的眼图；
图3是用于在集成电路的发射器中产生调制信号的电路的框图；
图4是具有多个级的用于在集成电路的发射器中产生调制信号的电路的框图；
图5是示出了与数据相关联的PAM4图案的眼图；
图6是用于在集成电路的发射器中生成PAM4信号的电路的框图；
图7是具有多个级的用于在集成电路的发射器中生成PAM4信号的电路的框图；
图8是示出了在集成电路的发射器中生成调制信号的方法的流程图；以及
图9是示出了在集成电路的发射器中生成调制信号的另一种方法的流程图。
具体实施方式
数据通信，尤其是多级数据通信，要求数据流中的每个比特都具有高精度的调制水平，这导致了对驱动器的混频器级的线性度的严格要求。下面提出的电路和方法通过使用高压上拉电流源来提供高输出线性度，该高压上拉电流源由与输出信号的摆幅(swing)成比例的模拟信号控制。该电路和方法还提供用于发射器驱动器的开环补偿的工艺/温度参数。也就是说，电流补偿电路提供额外的电流来补偿额外的上拉电流源。
虽然说明书包括限定本发明一个或多个实施方式的被认为新颖的特征的权利要求，但是相信通过结合附图考虑说明书，将更好地理解该电路和方法。尽管本发明公开了多种电路和方法，但是应该理解的是，公开的电路和方法仅仅是本发明的配置的示例，其可以以各种形式实施。因此，在本说明书中公开的具体结构和功能细节不应被解释为限制性的，而仅仅作为权利要求的基础和作为代表性基础用于教导本领域技术人员以实际上任何适当的细节结构多样地实施本发明配置。此外，这里使用的术语和短语并不意在限制，而是提供对于电路和方法可理解的描述。
首先转到图1，其示出了具有用于发送数据的发射器电路的集成电路装置的框图。具体来说，输入/输出端口102被耦接到控制电路104，该控制电路104控制具有配置存储器108的可编程资源106。配置数据可以由配置控制器110提供给配置存储器108。配置数据使可配置逻辑元件109能够运行。虽然CLE以示例的方式被作为一种类型的可编程资源示出，但是应当理解，也可以使用其他电路元件。存储器112可以被耦接到控制电路104和可编程资源106。发射器电路114可以被耦接到控制电路104、可编程资源106和存储器112，并且可以通过I/O端口116发送来自该集成电路装置的信号。其他I/O端口可以被耦接到集成电路装置的电路，比如示出的被耦接到控制电路104的I/O端口118。下面更详细描述的电路和方法可以由图1的电路的各种元件来实现，特别是在发射器电路114中的元件。
在描述用于发送数据的电路之前，描述与发送数据相关的眼图是有帮助的。图2的眼图示出了与数据相关的非归零(NRZ:non-return to zero)图案。尽管图2的示例涉及非归零数据信号(即，在正电压和负电压之间对称地变化的信号)，但应当理解的是，以下阐述的电路和方法可涉及任何类型的变化输入信号，例如将参考图5-7更详细描述的PAM4信号。所产生的AC信号通常由“眼图(eye pattern)”定义，其中希望具有大的“开眼”部分，从而使得在眼图中间(即，在眼图的任一端的抖动(jitter)之间)的给定时间的检测值可以容易地被检测为与眼图的顶部或底部处的期望电压相关联。图2的接收数据信号表示关于零伏对称的NRZ输入信号，其中眼图顶部的期望值(即逻辑“1”)由h0表示，眼图底部的期望值(即逻辑“0”)由-h0表示。该接收数据的单位间隔(即时间t1和t4之间的时间段)的开始是在时间t1，其中抖动通常可能在t0和t2之间被检测到。数据优选地在眼图的中心处检测(由在t2和t3之间大约一半处的恢复时钟信号的下降沿示出)，其中抖动可以预期在t3和t5之间的另一个抖动期间被接收到。应该注意，正和负阀(valves)是相对电压，取决于如何探测电路的节点，其中节点被差分地(differentially)探测。尽管图2的眼图表示理想眼图，其中在眼图顶部检测到的电压电平VH具有正电压值h0，在眼图底部检测到的电压电平VL具有负电压值-h0，但应该注意的是，接收数据的典型眼图随着时间的推移变化。因此，表示眼图的陡峭线条将以代表检测值随时间的变化的更宽的图案来示出。
现在转到图3，其示出了用于在集成电路的发射器中产生调制信号的电路的框图。具体来说，发射器驱动器电路302，此处作为电流模式逻辑(CML)电路示出，包括输出部分304，并且被耦接到包括放大器的预驱动器电路306。输出部分304包括被串联耦接在节点312和第一输出节点314之间的电阻器308和电感器310，其中节点312被耦接到第一参考电压源(AVTT)，第一输出节点314被耦接到输出端315。输出部分还包括被串联耦接在节点312和第二输出节点320之间的第二电阻器316和第二电感器318，其中第二输出节点320被耦接到输出端321。电阻器322和324如所要求的那样被串联耦接穿过节点314和320。预驱动器电路306被耦接到发射器驱动器电路302的包括晶体管325和晶体管329的输出晶体管，其中晶体管325具有被耦接到输出节点314的漏极326和被耦接到尾电流路径327的源极328，晶体管329具有被耦接到节点320的漏极330和被耦接到尾电流路径327的源极332。晶体管325的栅极334被耦接到预驱动器电路306的第一输出336，晶体管329的栅极338被耦接到预驱动器级306的第二输出340，其中在输入342和344处接收到的差分输入数据(数字输入值DataIn和DataIn_b)被预驱动器电路306放大并且在发射器驱动器电路302的输出端315和321处被作为模拟输出信号而产生。尾电流路径327包括多个被串联耦接的N沟道晶体管，所述多个N沟道晶体管包括第一晶体管，第一晶体管具有被耦接到晶体管325和329的源极的漏极346以及被耦接到第二晶体管的漏极350的源极348，其中第二晶体管具有被耦接到漏极356的源极352。第三晶体管的源极358被耦接到接地参考电压(AVSS)。第一晶体管的栅极360被耦接以接收共源共栅偏置信号(Casc偏置)，而第二和第三晶体管的栅极362和364被耦接以接收Tap偏置。Casc偏置和Tap偏置的功能将会在下面更详细地描述。
第一电流源370包括被耦接到多个P沟道晶体管的电流驱动器371，所述多个P沟道晶体管具有第一晶体管，该第一晶体管包括被耦接到第二参考电压(AVCCAUX)的源极372。如下面将更详细描述的那样，第二参考电压AVCCAUX大于第一参考电压AVTT。第一晶体管的漏极376被耦接到第二晶体管的源极377。第二晶体管的漏极379被耦接到第三晶体管的源极380，第三晶体管具有被耦接到电流驱动器371的漏极381。第一和第二晶体管的栅极378和栅极382被耦接在一起并且被耦接到第三晶体管的漏极381。
Casc偏置信号也被耦接到栅极384，Tap偏置信号被耦接到一系列N沟道晶体管的栅极386和388，其中该系列N沟道晶体管被耦接在电流驱动器371和接地参考电压AVSS之间。具体来说，该系列中的第一晶体管的漏极392被耦接到电流驱动器371，源极394被耦接到第二晶体管的漏极396。第二晶体管的源极398被耦接到第三晶体管的漏极400，第三晶体管具有被耦接到接地参考电压AVSS的源极402。
在参考电压AVCCAUX和接地参考电压AVSS之间也提供第二电流源403。具体来说，第二电流源包括被耦接到一系列P沟道晶体管的第二电流驱动器404，该系列P沟道晶体管包括第一晶体管，第一晶体管具有耦接到参考电压AVCCAUX的源极405和耦接到栅极374的栅极406。漏极407被耦接到第二晶体管的源极408，第二晶体管具有被耦接到栅极378的栅极410。该系列中的第二晶体管的漏极411被耦接到第三晶体管的源极412，第三晶体管具有被耦接到栅极382的栅极414和被耦接到第二电流驱动器404的漏极415。
第二电流驱动器404也被耦接到由Casc偏置和Tap偏置信号控制的一系列N沟道晶体管。具体来说，该系列的第一晶体管的漏极416被耦接到第二电流驱动器404，而栅极418被耦接到Casc偏置信号。第一晶体管的源极419被耦接到第二晶体管的漏极420。第二晶体管的栅极422被耦接以接收Tap偏置信号。第二晶体管的源极423被耦接到第三晶体管的漏极424，第三晶体管也具有被耦接以接收Tap偏置信号的栅极426。第三晶体管的源极428被耦接到接地参考电压AVSS。
如图所示，电流补偿电路440被耦接到第一电流源370，与被耦接到第一电流源370的一系列N沟道晶体管并联。具体来说，补偿电路440包括被串联耦接的多个N沟道晶体管，包括第一晶体管441，第一晶体管441具有被耦接到第一电流源370的一系列N沟道晶体管中第一晶体管的漏极392的栅极442。晶体管441的栅极444被耦接以接收用于在电流路径中使能电流的Casc偏置信号。晶体管441的源极446被耦接到晶体管449的漏极448，晶体管449具有被耦接以接收Tap偏置信号的栅极450。晶体管449的源极452被耦接到晶体管455的漏极454，晶体管455具有被耦接到漏极454的栅极456并且具有被耦接到接地参考电压AVSS的源极458。
如下面将更详细地描述的那样，电流补偿电路440中的电流与被耦接在电流驱动器371和地之间的N沟道晶体管中的电流成比例，其中被耦接在电流驱动器371和地之间的N沟道晶体管中的电流与PVT变化相独立，而电流补偿电路440中的电流依赖于PVT变化。尾电流路径327中的尾电流也与被耦接在电流驱动器371与地之间的N沟道晶体管中的电流成比例。如将在下面更详细描述的，电流补偿电路440提供额外的电流以补偿图3的电路中的附加上拉电流源。
具体来说，第一上拉电流源460被耦接在第二参考电压源AVCCAUX与发射器驱动器电路302的输出节点314之间。第二参考电压源AVCCAUX优选大于第一参考电压源AVTT。举例来说，第一参考电压源AVTT可以在大约1伏和1.2伏之间，第二参考电压源AVCCAUX可以在大约1.5伏和1.8伏之间。第一上拉电流源460包括被串联耦接的多个P沟道晶体管，包括第一晶体管461，第一晶体管461具有被耦接到第二参考电压AVCCAUX的源极462和在电流驱动器371处被耦接到漏极381的栅极466。晶体管461的漏极464被耦接到第二晶体管471的源极470。晶体管471的栅极468也在电流驱动器371处被耦接到的漏极381。第二晶体管的漏极472被耦接到第三晶体管475的源极474。栅极476被耦接到栅极382和414以及在电流驱动器404处的漏极415。第三晶体管475的漏极478被耦接到输出节点314。
第二上拉电流源480也包括被串联耦接的多个P沟道晶体管，包括第一晶体管481，第一晶体管481具有被耦接到第二参考电压AVCCAUX的源极482和在电流驱动器371处被耦接到漏极381的栅极486。晶体管481的漏极484被耦接到第二晶体管491的源极490。晶体管491的栅极488也在电流驱动器371处被耦接到漏极381。第二晶体管的漏极492被耦接到第三晶体管495的源极494。栅极496被耦接到栅极382和414以及在电流驱动器404处的漏极。漏极498被耦接到节点320。
第一和第二上拉电流源460和480以及电流补偿电路440为驱动器提供提高的性能。第一和第二上拉电流源460及480使得能够提供差分输出信号Data Out和Data Out_b的更大的摆幅。因为上拉电流源460和480的电流与驱动器电路的尾电流路径的电流成比例并且因此可以依赖于工艺、电压和温度(PVT)变化，所以当尾电流路径的过驱动(overdrive)电压高或驱动器输入装置的阈值电压低时，电流补偿电路440被包括进来以提供额外的补偿电流，这将在下面更详细地描述。
电流源502也被提供，并且包括被耦接到一系列N沟道晶体管的电流驱动器504，该系列N沟道晶体管包括第一晶体管，第一晶体管具有被耦接到电流驱动器504的漏极506和也被耦接到Casc偏置信号的栅极508。源极510被耦接到第二晶体管的漏极512，第二晶体管具有被耦接到第三晶体管的漏极518的源极516。第三晶体管的源极522被耦接到接地电压AVSS。第二和第三晶体管的栅极514和520被耦接以接收Tap偏置信号。被耦接在电流驱动器371和地之间的N沟道晶体管中的电流与电流I1成比例，但与PVT变化无关，而电流补偿电路440中的电流也与电流I1成比例，并且因此与被耦接在电流驱动器371和地之间的N沟道晶体管中的电流成比例，但依赖于PVT变化，如下面将更详细描述的。尾电流路径327中的尾电流也与被耦接在电流驱动器371与地之间的N沟道晶体管中的电流以及电流I1成比例。
对于具有1.2V参考电压的CML型驱动器的正常运行，电流源的余量(headroom)可以是大约150mV。这导致了尾电流路径的低输出电阻，并因此导致线性输出。用于较高摆幅状态的尾电压(即尾电流路径327的第一晶体管的漏极346处的电压)低于用于低摆幅状态的尾电压。这将适用于对于具有一个差分输出电平的NRZ数据，或者对于PAM4数据的更大输出(即-3,3差分输出值)而言大的摆幅状态。这是因为对于较低的摆幅状态(例如摆幅状态1，-1)，驱动器输入装置的漏极电压(即分别在晶体管325和329的漏极326和330处的电压)较高。由于尾电流路径的低电阻Rout，较高的漏极电压导致尾电流调制。如果导引(steering)不是100％，则尾电压调制导致对于高低摆幅的不同泄漏。因此，通过改善尾电流质量和改善输入设备的导引因子可以实现高线性度。
对于具有1V摆幅的典型CML驱动器，电源电压为1.2V，估计的发射器电平失配比(RLM)大约为0.95，但是在压力、电压和温度(PVT)变化的情况下，其可以是0.92及更低。与发射器相关联的RLM值根据以下等式定义：
Smin＝Min(VD-VC,VC-VB,VB-VA)/2 (1)
Vavg＝(VA+VB+VC+VD)/4 (2)
RLM＝(6*Smin)/(VA–VD), (3)
其中，如将参照图5更详细所描述的，VD＝3h0，VC＝h0，VB＝-h0以及VA＝-3h0。尽管许多标准允许的最小RLM值是0.92，但更高的线性值提供更大的输出线性，并且因此更可取。已经确定，RLM每变化0.4-0.5，接收数据的误码率(BER)线性地降级(以半对数标度)一个十进制的数量级(decade)。因此，可能需要设置最小RLM＝0.96来实现高性能连接。为了改善尾电流源的余量，需要像如图3所示的那样使用上拉电流源460和480。上拉电流源被连接到比连接到发射器驱动器电路302的1.2V电源更高的电压，以实现电流驱动器的输出信号的高摆幅。也就是说，由于AVCCAUX的更高的电压，输出节点314和320被上拉电流源460和480拉到更高的电压，因此能够使输出端315和321处的输出信号有更大的摆幅。由于驱动器的线性度强烈依赖于PVT变化，因此由电流补偿电路440提供依赖于PVT的附加补偿电流。
更具体地，当尾过驱动电压高和/或驱动器输入装置的阈值电压低时，电流补偿电路440提供更多的电流。由电流补偿电路440提供的电流镜可以基于以下晶体管等式来设计：
其中W等于晶体管栅极宽度，μ等于迁移率，C等于栅极氧化物电容，L等于晶体管栅极长度，Vth1等于电流源502的晶体管的阈值电压，Vth2等于电流补偿电路440的晶体管的阈值电压。从等式(5)可以看出，电流I2同时跟踪尾过驱动和输入阈值，并提供补偿所需的附加电流。当过驱动电压高时，电流补偿电路440提供额外的电流，其中过驱动电压是电流源502的晶体管的栅极-源极电压和阈值电压之间的差值。I1与尾电流成比例，但是独立于PVT变化。I2也与尾电流成比例，但系数依赖于PVT变化。如等式(5)所示，尾电流路径的高过驱动和/或第一电流源502的晶体管的低Vth导致较高的电流。
发射器电路还可以具有被耦接到输出端的多个驱动器级，其中各级的偏置电流可以基于滤波器(如有限脉冲响应(FIR)滤波器)的系数而被分别控制。如图4所示，具有多个级的电路的框图使得能够在集成电路的发射器中产生调制信号。除了图3的元件之外，第二级499(包括除了输出部分304之外的图3的所有元件)被耦接到输出端处的节点，其中第二级499的输出晶体管325和329的漏极326和330也被耦接到输出端315和321。用于第二级499的N沟道晶体管的偏置输入被耦接以接收第二偏置信号，这里示为Cask Bias_2和TapBias_2。例如，第二偏置电流可以基于FIR滤波器的不同抽头。尽管示出了两级，但是应该理解的是也可以包括其它级。作为例子，可以包括3个级，除了图3的主级之外，还可以包括前驱级和后驱级。因为上拉电流源的一阶电流与总驱动器电流成比例，每个抽头的电流应该被镜像以分别供应每个抽头上拉电流源。
该电路和方法获得具有多级输出(如PAM4数据传输的多级)的特定应用。图5中示出了与数据相关联的PAM4图案。尽管图3和图4的电路适用于NRZ信号传送，但应该理解的是，图3和4的电路可以适用于PAM4信号传送方式。图5示出了根据PAM4协议的接收的数据信号，其中信号的接收电压可以具有值-3h0、-h0、h0或3h0。根据PAM4协议，可以使用单个值来生成两比特的数据，其中-3h0可以表示00，-h0可以表示01，h0可以表示10，3h0可以表示11。
为了在执行PAM4协议时确定参考电压的适当值以提供与检测值的比较，电平检测电路确定检测到的电压落在4个可能的范围中的哪一个范围内，并且将检测值与预定值相比较，该预定值与4个可能的范围之一相关联。具体来说，如果确定输入信号的检测值大于+2h0，则将+3h0电压值用作输入到误差检测器的参考值。如果确定输入信号的检测值在0和+2h0之间，则将+h0电压值用作输入到误差检测器的参考值。如果确定输入信号的检测值在0和-2h0之间，则将-h0电压值用作输入到误差检测器的参考值。最后，如果确定输入信号的检测值小于-2h0，则将-3h0电压值用作输入到误差检测器的参考值。
现在转到图6，其示出了用于在集成电路的发射器中生成PAM4信号的电路的框图。具体来说，除了图3的电路的元件之外，驱动器电路602被耦接到第二预驱动器604，第二预驱动器604在输入606和608处分别接收第二输入DataIn2和DataIn2_b_2。输出610和612分别被耦接到第一和第二晶体管的栅极613和614，第一和第二晶体管具有被耦接到输出节点314和320的漏极615和616。第一和第二晶体管的源极622和624被耦接到第二尾电流路径的一系列N沟道晶体管中的第一晶体管的漏极626，第二尾电流路径也被耦接以接收Cask偏置和Tap偏置信号。具体来说，第一晶体管的源极628被耦接到第二晶体管的漏极630。第二晶体管的源极632被耦接到第三晶体管的漏极634，第三晶体管具有被耦接到接地节点AVSS的源极。Casc偏置信号被耦接到该系列晶体管的第一晶体管的栅极638，而Tap偏置信号被耦接到第二和第三晶体管的栅极640和642。根据图6的电路的实施方式，输出数据(DataOut和DataOut_b)基于同时被耦接到预驱动器电路306和预驱动器电路604的输入数据而定。也就是说，表示输出数据的差分输出电压基于两个输入DataIn和DataIn2的组合而定，其可以具有00、01、10或11的组合，如上面参照PAM4信号传送所描述的。
现在转到图7，其示出了具有多个级的用于在集成电路的发射器中生成PAM4信号的电路的框图。具体来说，如以上参照图4所述的，一个或多个附加级可以被添加到图6的发射器。也就是说，每个级702包括除了输出部分304之外的图6的所有元件，其中每个级接收数据输入(DataIn、DataIn_b、DataIn_2、DataIn_2)，但将由不同的Casc偏置和Tap偏置信号控制。例如，可以实现3个级，其中除了图6的主级之外，还可以实现前驱级和后驱级。
现在转到图8，其示出了在集成电路的发射器中生成调制信号的方法的流程图。具体而言，在框802，实现诸如发射器驱动器电路302的差分驱动器电路，该差分驱动器电路被耦接到具有第一电流路径和第二电流路径的第一参考电压。在框804，在差分驱动器电路的第一输出节点和第二输出节点处提供上拉电流源。在框806，上拉电流源被耦接到大于第一参考电压的第二参考电压。举例来说，上拉电路可以是如图3所示的上拉电路460和480。在框808，还为驱动器电路的电流源提供附加的电流补偿。举例来说，附加的补偿电流可以由图3的电流补偿电路440提供。在框810，在差分驱动器电路的输出处产生差分输出。
现在转到图9，其示出了在集成电路的发射器中产生调制信号的另一种方法的流程图。在框902，提供具有第一电流路径和第二电流路径的发射器驱动器电路，第一电流路径用于接收一对差分输入信号中的第一输入信号，第二电流路径用于接收该对差分输入信号中的第二输入信号。发射器驱动器电路包括尾电流路径，如尾电流路径327，并且被耦接到第一电流路径和第二电流路径中的每一个。在框904，第一上拉电流源被耦接在第一参考电压与地之间，其中第一电流源的第一电流与尾电流路径的尾电流成比例。举例来说，第一电流源可以是电流源370。在框906，第一上拉电流源被耦接在第一参考电压与发射器驱动器电路的第一输出节点之间。在框908，第二上拉电流源被耦接在第一参考电压与发射器驱动器电路的第二输出节点之间。举例来说，第一上拉电流源和第二上拉电流源可以是上拉电流源460和480。
在框910，发射器驱动器电路被耦接在第二参考电压与地之间，其中第一参考电压大于第二参考电压。举例来说，发射器驱动器电路可以是发射器驱动器电路302。在框912，电流补偿电路如电流补偿电路440被耦接到第一电流源，其中电流补偿电路中的第二电流与尾电流路径中的尾电流成比例并依赖于第一电流源和电流补偿电路的晶体管的阈值电压。
图8和9的方法的各种元件可以使用图1-7所描述的电路来实现，或者使用一些其他合适的电路来实现。尽管描述了该方法的一些具体元件，但是应当理解的是，该方法的附加元件或者与这些元件相关的附加细节可以根据图1-7公开的那样来实现。
下面给出了其他一些例子。
在一个示例中，可以提供用于在集成电路的发射器中生成调制信号的电路。这样的电路可以包括：发射器驱动器电路，该发射器驱动器电路具有用于接收一对差分输入信号的第一输入信号的第一电流路径和用于接收该对差分输入信号的第二输入信号的第二电流路径，该发射器驱动器电路包括被耦接到第一电流路径和第二电流路径中的每一个的尾电流路径；第一电流源，该第一电流源被耦接在第一参考电压和地之间，其中该第一电流源的第一电流与该尾电流路径的尾电流成比例；第一上拉电流源，该第一上拉电流源被耦接在第一参考电压与发射器驱动器电路的第一输出节点之间；第二上拉电流源，该第二上拉电流源被耦接在第一参考电压和发射器驱动器电路的第二输出节点之间。
在一些这样的电路中，发射器驱动器电路可以被耦接在第二参考电压与地之间，其中第一参考电压大于第二参考电压。
一些这样的电路还可以进一步包括被耦接到第一电流源的电流补偿电路，其中电流补偿电路中的第二电流可以与尾电流路径中的尾电流成比例并且依赖于第一电流源和电流补偿电路的晶体管的阈值电压。
在一些这样的电路中，第一电流源可以被耦接以接收第一偏置信号来控制第一电流源中的电流。
一些这样的电路还可以进一步包括被耦接在第一参考电压和地之间的第二电流源，其中第二电流源的第二电流与尾电流路径的尾电流成比例。
一些这样的电路还可以包括被耦接在第一参考电压和发射器驱动器电路的第一输出节点之间的第三上拉电流源以及被耦接在第一参考电压和发射器驱动器电路的第二输出节点之间的第四上拉电流源。
一些这样的电路还可以进一步包括被耦接到第二电流源的电流补偿电路，其中电流补偿电路中的第三电流与尾电流路径中的尾电流成比例并且依赖于第三上拉电流源和电流补偿电路的晶体管的阈值电压。
在另一个例子中，可以提供用于在集成电路的发射器中生成调制信号的电路。这样的电路可以包括：发射器驱动器电路，该发射器驱动器电路具有用于接收一对差分输入信号的第一输入信号的第一电流路径和用于接收该对差分输入信号的第二输入信号的第二电流路径，该发射器驱动器电路包括被耦接到第一电流路径和第二电流路径中的每一个的尾电流路径；第一电流源，该第一电流源被耦接在第一参考电压和地之间，其中第一电流源的第一电流与尾电流路径的电流成比例；以及电流补偿电路，该电流补偿电路被耦接到第一电流源，其中电流补偿电路中的第二电流与尾电流路径中的尾电流成比例并依赖于第一电流源和电流补偿电路的晶体管的阈值电压。
在一些这样的电路中，发射器驱动器电路可以被耦接在第二参考电压与地之间，其中第一参考电压大于第二参考电压。
一些这样的电路还可以进一步包括被耦接在第一参考电压和发射器驱动器电路的第一输出节点之间的第一上拉电流源以及被耦接在第一参考电压和发射器驱动器电路的第二输出节点之间的第二上拉电流源。
在一些这样的电路中，第一电流源可以被耦接以接收第一偏置信号以控制第一电流源中的第一电流。
一些这样的电路还可以进一步包括被耦接在第一参考电压和地之间的第二电流源，其中第二电流源的第二电流与尾电流路径的尾电流成比例。
一些这样的电路还可以进一步包括被耦接在第一参考电压和发射器驱动器电路的第一输出节点之间的第三上拉电流源以及被耦接在第一参考电压和发射器驱动器电路的第二输出节点之间的第四上拉电流源。
一些这样的电路还可以进一步包括被耦接到第二电流源的第二电流补偿电路，其中第二电流补偿电路中的第三电流与尾电流路径中的尾电流成比例并且依赖于第二电流源和第二电流补偿电路的晶体管的阈值电压。
在另一个示例中，可以提供在集成电路的发射器中生成调制信号的方法。这样的方法可以包括：提供发射器驱动器电路，该发射器驱动器电路具有用于接收一对差分输入信号中的第一输入信号的第一电流路径和用于接收该对差分输入信号中的第二输入信号的第二电流路径，该发射器驱动器电路包括被耦接到第一电流路径和第二电流路径中的每一个的尾电流路径；将第一电流源耦接到第一参考电压和地之间，其中第一电流源的第一电流与尾电流路径的尾电流成比例；将第一上拉电流源耦接在第一参考电压与发射器驱动器电路的第一输出节点之间；以及将第二上拉电流源耦接在第一参考电压和发射器驱动器电路的第二输出节点之间。
一些这种方法还可以进一步包括将发射器驱动器电路耦接在第二参考电压与地之间，其中第一参考电压大于第二参考电压。
一些这样的方法还可以进一步包括将电流补偿电路耦接到第一电流源，其中电流补偿电路中的第二电流与尾电流路径中的尾电流成比例并且依赖于第一电流源和电流补偿电路的晶体管的阈值电压。
一些这样的方法还可以进一步包括将第二电流源耦接在第一参考电压和地之间，其中第二电流源的第二电流与尾电流路径的尾电流成比例。
一些这样的方法还可以进一步包括将第三上拉电流源耦接在第一参考电压和发射器驱动器电路的第一输出节点之间，以及将第四上拉电流源耦接在第一参考电压和发射器驱动电路的第二输出节点之间。
一些这样的方法还可以进一步包括将第二电流补偿电路耦接到第二电流源，其中第二电流补偿电路中的第三电流与尾电流路径中的尾电流成比例并且依赖于第二电流源和第二电流补偿电路的晶体管的阈值电压。
因此可以理解，已经描述了在集成电路的发射器中生成调制信号的新电路和方法。本领域技术人员将会理解，可以看出存在许多包含所公开的发明的替代方案和等价物。因此，本申请不受前述实施例的限制，而仅受权利要求的限制。

Claims (13)

1.一种用于在集成电路的发射器中产生调制信号的电路，所述电路包括：
发射器驱动器电路，所述发射器驱动器电路具有第一电流路径和第二电流路径，所述第一电流路径用于接收一对差分输入信号的第一输入信号，所述第二电流路径用于接收该对差分输入信号的第二输入信号，所述发射器驱动器电路包括被耦接到所述第一电流路径和所述第二电流路径中的每一个的尾电流路径；
第一电流源，所述第一电流源被耦接在第一参考电压和地之间，其中所述第一电流源的第一电流与所述尾电流路径的尾电流成比例；
第一上拉电流源，所述第一上拉电流源被耦接在所述第一参考电压与所述发射器驱动器电路的第一输出节点之间；以及
第二上拉电流源，所述第二上拉电流源被耦接在所述第一参考电压与所述发射器驱动器电路的第二输出节点之间。
2.根据权利要求1所述的电路，其特征在于，所述发射器驱动器电路被耦接在第二参考电压与地之间，其中所述第一参考电压大于所述第二参考电压。
3.根据权利要求1或权利要求2所述的电路，其特征在于，所述电路还包括被耦接到所述第一电流源的电流补偿电路，其中所述电流补偿电路中的第二电流与所述尾电流路径中的所述尾电流成比例并且依赖于所述第一电流源和所述电流补偿电路的晶体管的阈值电压。
4.根据权利要求1-3中的任一项所述的电路，其特征在于，所述第一电流源被耦接以接收第一偏置信号来控制所述第一电流源中的电流。
5.根据权利要求1-4中的任一项所述的电路，其特征在于，所述电路还包括被耦接在第一参考电压和地之间的第二电流源，其中所述第二电流源的第二电流与所述尾电流路径的所述尾电流成比例。
6.根据权利要求5所述的电路，其特征在于，所述电路还包括被耦接在所述第一参考电压和所述发射器驱动器电路的所述第一输出节点之间的第三上拉电流源，以及被耦接在所述第一参考电压和所述发射器驱动器电路的所述第二输出节点之间的第四上拉电流源。
7.根据权利要求6所述的电路，其特征在于，所述电路还包括被耦接到所述第二电流源的电流补偿电路，其中所述电流补偿电路中的第三电流与所述尾电流路径中的所述尾电流成比例并且依赖于所述第三上拉电流源和所述电流补偿电路的晶体管的阈值电压。
8.一种在集成电路的发射器中生成调制信号的方法，所述方法包括：
提供发射器驱动器电路，所述发射器驱动器电路具有第一电流路径和第二电流路径，所述第一电流路径用于接收一对差分输入信号中的第一输入信号，所述第二电流路径用于接收该对差分输入信号中的第二输入信号，所述发射器驱动器电路包括被耦接到所述第一电流路径和所述第二电流路径中的每一个的尾电流路径；
将第一电流源耦接到第一参考电压和地之间，其中所述第一电流源的第一电流与所述尾电流路径的尾电流成比例；
将第一上拉电流源耦接在所述第一参考电压与所述发射器驱动器电路的第一输出节点之间；以及
将第二上拉电流源耦接在所述第一参考电压和所述发射器驱动器电路的第二输出节点之间。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：将所述发射器驱动器电路耦接在第二参考电压与地之间，其中所述第一参考电压大于所述第二参考电压。
10.根据权利要求8或权利要求9所述的方法，其特征在于，所述方法还包括：将电流补偿电路耦接到所述第一电流源，其中所述电流补偿电路中的第二电流与所述尾电流路径中的所述尾电流成比例并且依赖于所述第一电流源和所述电流补偿电路的晶体管的阈值电压。
11.根据权利要求8-10中的任一项所述的方法，其特征在于，所述方法还包括：将第二电流源耦接在第一参考电压和地之间，其中所述第二电流源的第二电流与所述尾电流路径的所述尾电流成比例。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括：将第三上拉电流源耦接在所述第一参考电压和所述发射器驱动器电路的所述第一输出节点之间，以及将第四上拉电流源耦接在所述第一参考电压和所述发射器驱动电路的所述第二输出节点之间。
13.根据权利要求12所述的方法，其特征在于，所述方法还包括：将第二电流补偿电路耦接到所述第二电流源，其中所述第二电流补偿电路中的第三电流与所述尾电流路径中的所述尾电流成比例并且依赖于所述第二电流源和所述第二电流补偿电路的晶体管的阈值电压。
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