CN107786185A - 相位内插器 - Google Patents

Abstract

本公开提供一种相位内插器，包含多个差动对、开关电路、输出级以及校正电路。多个差动对响应于第一组输入信号与第二组输入信号产生第一信号与第二信号。开关电路根据多个控制信号导通并传送第一信号与第二信号至电流源电路，以决定第一信号的数值与第二信号的数值。输出级根据第一信号与第二信号产生第一输出信号。校正电路响应第一输出信号提供并稳定第一输出信号的共模电压。本公开所提供的相位内插器可通过多个校正机制改善相位内插器的准确度，以取得具有高精准度的输出信号。

Description

相位内插器

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种具有校正电路的相位内插器。

背景技术

相位内插器常应用于通信***，以使通信***内部的操作信号可以同步。随着通信***的要求越来越高，例如操作速度提升，对于相位内插器的准确度与操作速度的要求亦随之提升。于现有的方法中，相位内插器中的上升电流与下方电流的驱动能力无法一致，而使得相位内插器的准确度无法改善。

发明内容

为了解决上述问题，本公开的一实施方式提供一种相位内插器。相位内插器包含多个差动对、开关电路、输出级以及校正电路。多个差动对用以响应于第一组输入信号与第二组输入信号产生第一信号与第二信号。开关电路用以根据多个控制信号导通并传送第一信号与第二信号至电流源电路，以决定第一信号的数值与第二信号的数值。输出级用以根据第一信号与第二信号产生第一输出信号。校正电路用以响应于第一输出信号稳定第一输出信号的共模电压。

综上所述，本公开所提供的相位内插器可通过多个校正机制改善相位内插器的准确度，以取得具有高精准度的输出信号。

附图说明

图1为根据本公开一些实施例所示出的一种相位内插器的示意图；

图2A为根据本公开一些实施例所示出的一种图1中的校正电路的电路示意图；

图2B为根据本公开另一些实施例所示出的图1中的校正电路的电路示意图；

图3为根据本公开一些实施例所示出的一种相位内插器的部分示意图；以及

图4为根据本公开一些实施例所示出的一种相位内插器的部分示意图。附图标记说明：

100：相位内插器 110：输入级

130-1～130-N：电流源电路 140：输出级

AIP、AIPB：输入信号 112、114：差动对

SW1～SWN：开关群组 120：开关电路

SN1、SN2：开关 M1～M16：晶体管

150：校正电路 AIN、AINB：输入信号

VCM：预定电压 S11、S12、S21、S22：开关

C1～C2：电容 VOUTP、VOUTN：输出信号

R1～R2：电阻 VDD：电压

VO1～VO4：输出信号 VREF：参考电压

201～202：放大器 320：调节电路

321～322：放大器 RB1、RB2：电阻

CB1、CB2：电容 N1～N4、NN、NP：节点

I1、I2：信号 300：相位内插器

203：缓冲输出电路 400：相位内插器

IA1、IA2：交流信号 B1、B2：缓冲器

VB1、VB2：偏压电压

具体实施方式

参照图1，相位内插器100包含输入级110、开关电路120、电流源电路130-1～130-N以及输出级140。

输入级110根据一组输入信号(AIP、AIPB)以及一组输入信号(AIN、AINB)产生信号I1与信号I2。于一些实施例中，输入级110包含两个差动对112与差动对114。差动对112包含晶体管M1与晶体管M2。晶体管M1与晶体管M2设置以分别根据输入信号AIP与输入信号AIPB而于节点N1上产生信号I1。如图1所示，晶体管M1的第一端(即节点N3)耦接至输出级140，晶体管M1的第二端耦接至节点N1，且晶体管M1的控制端接收输入信号AIP。晶体管M2的第一端(即节点N4)耦接至输出级140，晶体管M2的第二端耦接至节点N1，且晶体管M2的控制端接收输入信号AIPB。

再者，差动对114包含晶体管M3与晶体管M4。晶体管M3的第一端耦接至节点N3，晶体管M3的第二端耦接至节点N2，且晶体管M3的控制端接收输入信号AIN。晶体管M4的第一端耦接至节点N4，晶体管M4的第二端耦接至节点N2，且晶体管M4的控制端接收输入信号AIPN。通过上述设置方式，差动对112与差动对114可根据对应的输入信号AIP、AIPB、AIN与AINB产生不同数值的信号I1与信号I2。如此一来，输出级140可基于不同数值的信号I1与信号I2产生具有对应相位的输出信号VOUTP与VOUTN。

开关电路120根据多个控制信号(未示出的)选择性地导通，以传送信号I1与信号I2至多个电流源电路130-1～130-N中至少一对应者。于一些实施例中，多个电流源电路130-1～130-N可由电流镜电路实现，但本公开并不以此为限。

开关电路120包含多个开关群组SW1～SWN。以开关群组SW1为例说明，开关群组SW1包含开关S11与开关S12。开关S11的第一端耦接至节点N1，开关S11的第二端耦接至电流源电路130-1，且开关S11的控制端接收第一控制信号(未示出的)。开关S12的第一端耦接至节点N2，开关S12的第二端耦接至电流源电路130-1，且开关S12的控制端接收第二控制信号(未示出的)。其余的开关群组SW2～SWN与电流源电路130-2～130-N的设置方式与上述开关群组SW1与电流源电路130-1的设置方式相同，故于此不再赘述。

开关群组SW1～SWN的内部开关(例如为开关S11～S12)可通过多个控制信号导通。通过上述设置方式，信号I1与信号I2可通过开关群组SW1～SWN的导通开关传送至多个电流源电路130-1～130-N中至少一对应者。于一些实施例中，开关群组SW1～SWN的内部开关可决定信号I1与信号I2的数值。以开关群组SW1为例说明，电流源电路130-1会基于开关S11与开关S12的导通状态而自节点N1与节点N2下拉对应的电流量。由于节点N1与节点N2通过开关群组SW1连接至多个电流源电路130-1～130-N中至少一对应者，信号I1的数值与信号I2的数值会依据上述对应的电流量被调整为不同的数值。等效而言，通过决定开关群组SW1～SWN的多个开关的导通状态，可使多个电流源电路130-1～130-N与节点N1/N2形成通路，进而调整信号I1的数值与信号I2的数值。如此一来，相位内插器100可响应于信号I1的数值与信号I2产生不同相位的输出信号VOUTP与输出信号VOUTN。

输出级140提供至少一主动负载，以根据信号I1与信号I2产生输出信号VOUTP与输出信号VOUTN。如图1的示例而言，于一些实施例中，输出级140包含晶体管M5～M14。晶体管M5的第一端接收电压VDD，且晶体管M5的第二端与控制端皆耦接至节点N3。晶体管M6的第一端接收电压VDD，且晶体管M6的第二端与控制端皆耦接至节点N4。晶体管M7的第一端接收电压VDD，晶体管M7的第二端(即节点NP)产生输出信号VOUTP，且晶体管M7的控制端耦接至节点N3。晶体管M8的第一端接收电压VDD，晶体管M8的第二端(即节点NN)产生输出信号VOUTN，且晶体管M8的控制端耦接至晶体管M6的控制端。

晶体管M9的第一端耦接至节点NN，晶体管M9的第二端耦接至地，且晶体管M9的控制端耦接至晶体管M13的控制端。晶体管M10的第一端耦接至节点NP，晶体管M10的第二端耦接至地，且晶体管M10的控制端耦接至晶体管M14的控制端。

晶体管M11的第一端接收电压VDD，晶体管M11的第二端耦接至晶体管M13的第一端，且晶体管M11的控制端耦接节点N3。晶体管M12的第一端接收电压VDD，晶体管M12的第二端耦接至晶体管M14的第一端，且晶体管M12的控制端耦接至节点N4。晶体管M13的第二端耦接至地，且晶体管M13的控制端耦接至晶体管M13的第一端。晶体管M14的第二端耦接至地，且晶体管M14的控制端耦接至晶体管M14的第一端。

通过上述设置方式，当输入级110根据多个输入信号AIP、AIPB、AIN以及AINB产生信号I1～I2时，晶体管M5与晶体管M6可据此复制相应的电流至开关M7与开关M8，以产生输出信号VOUTP与输出信号VOUTN。再者，如图1所示，多个晶体管M1～M10形成完全对称的差动式电路结构。通过此差动式电路结构，可使输出信号VOUTP与输出信号VOUTN于上升或下降时的电流的数值一致。如此一来，相位内插器100的输出准确性得以改善。

上述输出级140的设置方式仅为示例。各种类型的输出级140皆为本公开所涵盖的范围。

于一些实施例中，相位内插器100还包含校正电路150。校正电路150响应输出信号VOUTP以提供并稳定输出信号VOUTP的共模电压，并响应输出信号VOUTN以提供并稳定输出信号VOUTN的共模电压。通过校正电路150，可使输出信号VOUTN与输出信号VOUTP的共模电压校正至一稳定电位。如此一来，相位内插器100所内插出来的输出信号VOUTN与输出信号VOUTP两者的准确度得以改善。

参照图2A，于一些实施例中，校正电路150可由负反馈电路实现。于一些实施例中，校正电路150包含放大器201与放大器202。放大器201响应输出信号VOUTP产生输出信号VOUTP的共模电压。示例而言，放大器201的正输入端接收预定电压VCM，放大器201的负输入端耦接至节点NP，以接收输出信号VOUTP。放大器201的输出端产生输出信号VOUTP的共模电压。通过上述设置方式，放大器201可响应于输出信号VOUTP以及预定电压VCM，并输出实质上相同于预定电压VCM的电压，并将其作为输出信号VOUTP的共模电压。

相似地，放大器202响应输出信号VOUTN产生输出信号VOUTN的共模电压。示例而言，放大器202的正输入端接收预定电压VCM，放大器202的负输入端耦接至节点NN，以接收输出信号VOUTN。放大器202的输出端用以产生输出信号VOUTN的共模电压。通过上述设置方式，放大器202可响应于输出信号VOUTN以及预定电压VCM，并输出实质上相同于预定电压VCM的电压，并将其作为输出信号VOUTN的共模电压。等效而言，放大器201与放大器202设置为输出级140的负反馈电路，以将输出级140内的两个节点(即节点NN与NP)的电平收敛至预定电压VCM。

上述校正电路150的设置方式仅为示例。校正电路150的各种设置方式亦为本公开所涵盖的内容。

参照图2B，于一些实施例中，校正电路150可由交流耦合电路实现。以图2B的示例而言，于一些实施例中，交流耦合电路包含多个电容C1～C2、多个电阻R1～R2、多个缓冲器B1～B2以及缓冲输出电路203。电容C1耦接至晶体管M7的第二端以接收输出信号VOUTP。电容C1滤除输出信号VOUTP中的直流成分，以输出交流信号IA1。电阻R1响应于交流信号IA1产生直流电压(未示出的)，且提供输出信号VOUTP中的共模电压。缓冲器B1基于交流信号IA1产生输出信号VO1。缓冲输出电路203基于自电阻R1产生的共模电压与输出信号VO1产生输出信号VO2。

相似地，电容C2耦接至晶体管M8的第二端以接收输出信号VOUTN。电容C2滤除输出信号VOUTN中的直流成分，以输出交流信号IA2。电阻R2响应于交流信号IA2产生一直流电压(未示出的)，且提供输出信号VOUTN中的共模电压。缓冲器B2基于交流信号IA2产生输出信号VO3。缓冲输出电路203基于自电阻R2产生的共模电压与输出信号VO3产生输出信号VO4。于一些实施例中，多个电阻R1～R2的阻值可根据预期的共模电压值选定。于一些实施例中，缓冲电路201可由多个缓冲器与/或锁存器实现。

参照图3，为易于理解，图3中与图1相似的元件将被指定为相同的参考标号。此外，为了清楚示出相位内插器300的主要电路图，图3仅示出部分的相位内插器300的主要电路图，且相位内插器300的剩余电路可参考图1。

相较于图1，相位内插器300还包含调节电路320。于一些实施例中，调节电路320设置以提高多个电流源电路130-1～130-N所对应的等效阻抗，以提升多个电流源电路130-1～130-N的操作稳定度与准确性。

以图3的示例而言，于一些实施例中，调节电路320包含多个晶体管M15～M16与多个放大器321～322。晶体管M15的第一端耦接至节点N1以接收信号I1，晶体管M15的第二端耦接至开关电路的一端(亦即开关S11～SN1的第一端)以传输信号I1。晶体管M15的控制端接收偏压电压VB1。晶体管M16的第一端耦接至节点N2以接收信号I2，晶体管M16的第二端耦接至开关电路的另一端(亦即开关S12～SN2的第一端)以传输信号I2。晶体管M16的控制端接收偏压电压VB2。

再者，放大器321响应于晶体管M15的第二端上的电压位准与参考电压VREF产生偏压电压VB1。放大器322响应于晶体管M16的第二端上的电压位准与参考电压VREF产生偏压电压VB2。

通过上述设置方式，放大器321设置为晶体管M15的负反馈电路，以使晶体管M15两端的电压变动可更稳定。等效而言，多个电流源电路130-1～130-N的输出阻抗得以增高，进而使多个电流源电路130-1～130-N的操作更稳定，且所输出的电流准确度亦得以增加。相似地，放大器322亦设置为晶体管M16的负反馈电路。放大器322的操作相似于放大器321的操作，故于此不再赘述。

上述调节电路320的设置方式仅为示例。调节电路320的各种设置方式亦为本公开所涵盖的内容。

参照图4，为易于理解，图4中与图1相似的元件将被指定为相同的参考标号。此外，为了清楚示出的相位内插器400的主要电路图，图4仅示出的部分的相位内插器400的主要电路图，且相位内插器400的剩余电路可参考图1。

相较于图1，相位内插器400中的输出级140还包含电阻RB1、电阻RB2、电容CB1与电容CB2。电阻RB1的第一端耦接至晶体管M5的第二端，且电阻RB1的第二端耦接至晶体管M5的控制端。电阻RB2的第一端耦接至晶体管M6的第二端，且电阻RB2的第二端耦接至晶体管M6的控制端。此外，于此例中，晶体管M6的控制端耦接至晶体管M5的控制端。

如先前所述，图1中的输出级140提供至少一主动负载。于一些实施例中，前述的主动负载为晶体管M5与晶体管M6两者的等效阻抗。其中，晶体管M5的等效阻抗与晶体管M5的转导值的倒数相关，且晶体管M6的等效阻抗与晶体管M6的转导值的倒数相关。一般而言，晶体管的转导值会因为非线性的信号成分而产生非线性失真的现象，进而造成晶体管的等效阻抗也出现非线性的现象。如此，输出级140的线性度将会降低，而使得相位内插器100的频宽或增益的线性度降低。

相对于图1的输出级140，图4中的输出级140使用了两个电阻RB1与电阻RB2来作为输入级110的负载。于一些实施例中，电阻RB1的阻值设置为小于晶体管M5的输出阻抗，且电阻RB2的阻值设置为小于晶体管M6的输出阻抗。如此一来，电阻RB1与电阻RB2会被视为输入级110的主要负载。相对于图1的输出级140，图4的输出级140的线性度受到非线性的信号成分影响相对较低，进而使得相位内插器400的频宽或增益的线性度得以改善。

于一些实施例中，电容CB1与电容CB2设置为内差滤波电路的滤波稳压电容。如图4所示，电容CB1的第一端接收电压VDD，且电容CB1的第二端耦接至开关M5的第二端。电容CB2的第一端接收电压VDD，且电容CB2的第二端耦接至开关M6的第二端。于一些实施例中，电容CB1与电容CB2可由晶体管实现，其中此晶体管的第一端与第二端均接收电压VDD，且此晶体管的控制端耦接至节点N3与/或节点N4。

上述输出级140的设置方式仅为示例。输出级140的各种设置方式亦为本公开所涵盖的内容。例如，本领域相关技术人员可根据实际应用的要求，而选择性地设置前述的电容CB1与电容CB2。

上述各实施例的校正电路150、调节电路320以及输出级140可根据实际应用而选择性地设置于相位内插器100内。举例而言，当相位内插器100所输出信号的准确度要求很高时，可同时采取校正电路150、调节电路320以及输出级140。或者，当相位内插器100所输出信号的准确度要求相对较低时，可仅采用校正电路150、调节电路320以及输出级140之一。因此采用上述各实施例的校正电路150、调节电路320以及输出级140中至少一者的相位内插器亦为本公开所涵盖的范围。

综上所述，本公开所提供的相位内插器可通过多个校正机制改善相位内插器的准确度，以取得具有高精准度的输出信号。

虽然本公开已以实施方式公开如上，然其并非限定本公开，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作各种的变动与润饰，因此本公开的保护范围当以权利要求所界定为准。

Claims (10)

1.一种相位内插器，其特征在于，包含：

多个差动对，用以响应于一第一组输入信号与一第二组输入信号产生一第一信号与一第二信号；

一开关电路，用以根据多个控制信号导通并传送该第一信号与该第二信号至一电流源电路，以决定该第一信号的数值与该第二信号的数值；

一输出级，用以根据该第一信号与该第二信号产生一第一输出信号；以及

一校正电路，用以响应该第一输出信号，以提供并稳定该第一输出信号的一共模电压。

2.如权利要求1所述的相位内插器，其中该校正电路包含：

一放大器，耦接至该输出级，并用以响应该第一输出信号以及一预定电压产生该共模电压。

3.如权利要求1所述的相位内插器，其中该校正电路包含：

一电容，用以接收该第一输出信号，并输出一交流信号；

一电阻，用以响应于该交流信号产生该共模电压；

一缓冲器，用以响应于该交流信号产生一第二输出信号；

一缓冲输出电路，用以基于该共模电压以及该第二输出信号输出一第三输出信号。

4.如权利要求1所述的相位内插器，其中所述差动对包含一第一差动对与一第二差动对，该第一差动对用以根据该第一组输入信号产生该第一信号，该第二差动对用以根据该第二组输入信号产生该第二信号，且该开关电路包含：

一第一开关，用以根据所述控制信号中的一第一者选择性地导通，以自该第一差动对传送该第一信号至该电流源电路；以及

一第二开关，用以根据所述控制信号中的一第二者选择性地导通，以自该第二差动对传送该第二信号至该电流源电路。

5.如权利要求1所述的相位内插器，还包含：

一调节电路，用以稳定该开关电路与该电流源电路。

6.如权利要求5所述的相位内插器，其中该调节电路包含：

一第一晶体管，与该开关电路耦接至一节点，并用以基于一偏压电压而自该多个差动对传送该第一信号至该开关电路；以及

一第一放大器，用以响应于该节点上的电位以及一参考电压产生该偏压电压。

7.如权利要求1所述的相位内插器，其中该输出级用以提供一主动负载，以响应于该第一信号与该第二信号产生该第一输出信号。

8.如权利要求1所述的相位内插器，其中所述差动对包含一第一差动对与一第二差动对，该第一差动对用以根据该第一组输入信号产生该第一信号，该第二差动对用以根据该第二组输入信号产生该第二信号，该第一差动对的第一端耦接至该第二差动对的第一端，该第一差动对的第二端耦接至该第二差动对的第二端，且该输出级还用以根据该第一信号与该第二信号产生一第二输出信号。

9.如权利要求8所述的相位内插器，其中该输出级包含：

一第一电阻，耦接于该第一差动对的第一端与一节点之间；

一第二电阻，耦接于该第二差动对的第二端与该节点之间；

一第一晶体管，其中该第一晶体管的第一端用以接收一电压，该第一晶体管的第二端耦接至该第一差动对的第一端，且该第一晶体管的控制端耦接至该节点；以及

一第二晶体管，其中该第二晶体管的第一端用以接收该电压，该第二晶体管的第二端耦接至该第一差动对的第二端，且该第二晶体管的控制端耦接至该节点。

10.如权利要求9所述的相位内插器，其中该输出级还包含：

一第三晶体管，其中该第三晶体管的第一端用以接收该电压，该第三晶体管的第二端用以输出该第一输出信号，且该第三晶体管的控制端耦接至该第一差动对的第一端；

一第四晶体管，其中该第四晶体管的第一端用以接收该电压，该第四晶体管的第二端用以输出该第二输出信号，且该第四晶体管的控制端耦接至该第一差动对的第二端；

一第五晶体管，其中该第五晶体管的第一端耦接至该第四晶体管的第二端，且该第五晶体管的第二端耦接至地；

一第六晶体管，其中该第六晶体管的第一端耦接至该第三晶体管的第二端，且该第六晶体管的第二端耦接至地；

一第七晶体管，其中该第七晶体管的第一端用以接收该电压，且该第七晶体管的控制端耦接至该第一差动对的第一端；

一第八晶体管，其中该第八晶体管的第一端用以接收该电压，且该第八晶体管的控制端耦接至该第一差动对的第二端；

一第九晶体管，其中该第九晶体管的第一端耦接至该第七晶体管的第二端与该第九晶体管的控制端，该第九晶体管的第二端耦接至地，且该第九晶体管的控制端耦接至该第五晶体管的控制端；以及

一第十晶体管，其中该第十晶体管的第一端耦接至该第八晶体管的第二端与该第十晶体管的控制端，该第十晶体管的第二端耦接至地，且该第十晶体管的控制端耦接至该第六晶体管的控制端。