CN107785269A - 半导体器件的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 239000010410 layer Substances 0.000 claims abstract description 277
- 239000011229 interlayer Substances 0.000 claims abstract description 208
- 239000011241 protective layer Substances 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 28
- 150000002500 ions Chemical class 0.000 claims description 91
- 239000000463 material Substances 0.000 claims description 35
- 238000000227 grinding Methods 0.000 claims description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 238000002513 implantation Methods 0.000 claims description 24
- 239000011248 coating agent Substances 0.000 claims description 21
- 238000000576 coating method Methods 0.000 claims description 21
- 239000007943 implant Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000003701 mechanical milling Methods 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000012530 fluid Substances 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 230000005764 inhibitory process Effects 0.000 description 10
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Ceramic Engineering (AREA)
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- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
一种半导体器件的形成方法，包括：提供有稀疏区和密集区的基底；在基底上形成伪栅极结构，伪栅极结构包括在基底上的伪栅电极，伪栅电极的顶部表面有保护层，保护层有第一硬度；在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的层间介质层，层间介质层的硬度小于第一硬度；层间介质层的形成方法包括：在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的第一层间介质层；形成第一层间介质层后，对保护层进行离子注入，使保护层有小于第一硬度的第二硬度；研磨层间介质层和保护层至暴露出伪栅电极的顶部表面；去除伪栅电极，在稀疏区形成第一开口，在密集区形成第二开口；在第一开口和第二开口中形成金属栅电极。所述方法提高了金属栅电极的高度均一性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
无论半导体器件为平面式的MOS晶体管，还是鳍式场效应晶体管，栅极结构的高度均一性均较差。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以提高稀疏区和密集区的金属栅电极的高度均一性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括稀疏区和密集区；在基底上形成伪栅极结构，所述伪栅极结构包括位于基底上的伪栅电极，所述伪栅电极的顶部表面具有保护层，所述保护层具有第一硬度；在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的层间介质层，所述层间介质层暴露出保护层的顶部表面，所述层间介质层的硬度小于第一硬度；层间介质层的形成方法包括：在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的第一层间介质层；形成第一层间介质层后，对所述保护层进行离子注入，使保护层具有第二硬度，第二硬度小于第一硬度；研磨层间介质层和保护层直至暴露出伪栅电极的顶部表面；研磨层间介质层和保护层后，去除伪栅电极，在稀疏区形成第一开口，在密集区形成第二开口；在第一开口和第二开口中形成金属栅电极。
可选的，所述离子注入采用离子为Ar离子、Si离子或N离子。
可选的，当所述离子为Ar离子时，所述离子注入的注入能量为8KeV～100KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
可选的，当所述离子为Si离子时，所述离子注入的注入能量为3KeV～80KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
可选的，当所述离子为N离子时，所述离子注入的注入能量为1KeV～30KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
可选的，所述层间介质层为第一层间介质层；仅对所述保护层进行离子注入；研磨层间介质层和保护层的方法为：研磨第一层间介质层和保护层直至暴露出伪栅电极的顶部表面。
可选的，还包括：形成掩膜层，所述掩膜层覆盖第一层间介质层的表面且暴露出保护层的顶部表面；所述离子注入以所述掩膜层为掩膜进行；进行离子注入后，去除所述掩膜层。
可选的，所述离子注入还作用于第一层间介质层；所述半导体器件的形成方法还包括：进行离子注入后，去除部分厚度的第一层间介质层；去除部分厚度的第一层间介质层后，在所述第一层间介质层上形成第二层间介质层，所述第二层间介质层暴露出保护层的顶部表面，第二层间介质层的硬度大于或等于第一层间介质层的硬度且小于第一硬度；形成第二层间介质层后，第二层间介质层和第一层间介质层构成层间介质层；研磨层间介质层和保护层的方法为：研磨第二层间介质层和保护层直至暴露出伪栅电极的顶部表面。
可选的，研磨第二层间介质层和保护层的工艺包括第二化学机械研磨工艺。
可选的，所述第二层间介质层的材料为氧化硅、碳氧化硅或氮氧化硅。
可选的，形成第二层间介质层的方法包括：形成覆盖第一层间介质层和保护层的第二层间介质膜；去除高于保护层顶部表面的第二层间介质膜，从而形成第二层间介质层。
可选的，形成第一层间介质层的方法包括：形成覆盖基底、伪栅极结构和保护层的第一层间介质膜；去除高于保护层顶部表面的第一层间介质膜，从而形成第一层间介质层。
可选的，形成第一层间介质膜的工艺为流体化学气相沉积工艺或高深宽比沉积工艺；形成第二层间介质膜的工艺为高密度等离子体化学气相沉积工艺或等离子体增强型化学气相沉积工艺。
可选的，研磨第一层间介质层和保护层的工艺包括第一化学机械研磨工艺。
可选的，所述保护层的材料为SiN、SiCN、SiOCN或SiBCN。
可选的，所述第一层间介质层的材料为氧化硅、碳氧化硅或氮氧化硅。
可选的，所述伪栅极结构还包括位于基底上的伪栅介质层，所述伪栅电极位于伪栅介质层上；所述半导体器件的形成方法还包括：去除伪栅电极后，去除所述伪栅介质层，在稀疏区形成第一开口，在密集区形成第二开口；去除伪栅介质层后，形成栅介质层和位于栅介质层上的金属栅电极，所述栅介质层位于第一开口和第二开口的侧壁和底部。
可选的，所述基底包括半导体衬底和位于半导体衬底上的鳍部；所述伪栅极结构横跨所述鳍部。
可选的，所述基底为平面式的半导体衬底。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，由于对保护层进行了离子注入，使得保护层的硬度减小，因此使得保护层和层间介质层的硬度差减小。因此使得在研磨层间介质层和保护层的过程中，稀疏区的保护层的阻碍作用和密集区的保护层的阻碍作用的差异减小，从而使得对稀疏区和密集区的层间介质层的研磨程度的差异减小。研磨层间介质层和保护层后，在稀疏区和密集区分别保留的层间介质层的厚度差异较小。因此使得去除伪栅电极后，形成的第一开口和第二开口的高度差异较小，进而使得在第一开口和第二开口中形成的金属栅电极的高度差异较小。提高了稀疏区和密集区的金属栅电极的高度均一性。
附图说明
图1至图9是本发明一实施例中半导体器件形成过程的结构示意图；
图10至图15是本发明另一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的半导体器件的金属栅极结构的高度均一性较差。
一种半导体器件的形成方法，包括：提供基底；在基底上形成伪栅极结构，所述伪栅极结构包括位于基底上的伪栅电极，伪栅电极的顶部表面具有掩膜层；在基底上形成覆盖伪栅极结构侧壁和掩膜层侧壁的层间介质层，层间介质层暴露出掩膜层的顶部表面；研磨层间介质层和掩膜层至暴露出伪栅电极的顶部表面；去除伪栅电极，形成开口；在所述开口中形成金属栅电极。
所述基底包括密集区和稀疏区。稀疏区的伪栅极结构的密度小于密集区的伪栅极结构的密度。
所述掩膜层的材料为氮化硅。所述层间介质层的材料为氧化硅。
然而，上述方法形成的半导体器件中，金属栅电极的高度均一性较差，经研究发现，原因在于：
由于所述掩膜层的材料为氮化硅，所述层间介质层的材料为氧化硅，因此导致层间介质层的硬度大于掩膜层的硬度，且层间介质层的硬度和掩膜层的硬度相差较大。由于稀疏区的伪栅极结构的密度小于密集区的伪栅极结构的密度，因此稀疏区的掩膜层的密度小于密集区的掩膜层的密度。在研磨层间介质层和掩膜层的过程中，掩膜层会对研磨产生阻碍。由于稀疏区的掩膜层的密度小于密集区的掩膜层的密度，因此在研磨层间介质层和掩膜层的过程中，稀疏区的掩膜层的阻碍作用远小于密集区的掩膜层的阻碍作用。相应的，对稀疏区和密集区的层间介质层的研磨程度的差异较大。研磨层间介质层和掩膜层后，在稀疏区和密集区分别保留的层间介质层的厚度差异较大。导致去除伪栅电极后，形成的开口在稀疏区和密集区的高度差异较大。进而导致形成的金属栅电极的高度差异较大。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括稀疏区和密集区；在基底上形成伪栅极结构，所述伪栅极结构包括位于基底上的伪栅电极，所述伪栅电极的顶部表面具有保护层，所述保护层具有第一硬度；在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的层间介质层，所述层间介质层暴露出保护层的顶部表面，所述层间介质层的硬度小于第一硬度；层间介质层的形成方法包括：在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的第一层间介质层；形成第一层间介质层后，对所述保护层进行离子注入，使保护层具有第二硬度，第二硬度小于第一硬度；研磨层间介质层和保护层直至暴露出伪栅电极的顶部表面；研磨层间介质层和保护层后，去除伪栅电极，在稀疏区形成第一开口，在密集区形成第二开口；在第一开口和第二开口中形成金属栅电极。
由于对保护层进行了离子注入，使得保护层的硬度减小，因此使得保护层和层间介质层的硬度差减小。因此使得在研磨层间介质层和保护层的过程中，稀疏区的保护层的阻碍作用和密集区的保护层的阻碍作用的差异减小，从而使得对稀疏区和密集区的层间介质层的研磨程度的差异减小。研磨层间介质层和保护层后，在稀疏区和密集区分别保留的层间介质层的厚度差异较小。因此使得去除伪栅电极后，形成的第一开口和第二开口的高度差异较小，进而使得在第一开口和第二开口中形成的金属栅电极的高度差异较小。提高了稀疏区和密集区的金属栅电极的高度均一性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，所述半导体器件可以为鳍式场效应晶体管。所述半导体器件也可以为平面式的MOS晶体管。下面均以所述半导体器件为鳍式场效应晶体管为例进行说明。
图1至图9是本发明一实施例中半导体器件形成过程的结构示意图。
结合参考图1和图2，图2为沿着图1中切割线A-A1和A2-A3获得的结构示意图，提供基底。
本实施例中，所述基底包括半导体衬底100和位于半导体衬底100上的鳍部120。在其它实施例中，当半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体衬底。
所述半导体衬底100为形成半导体器件提供工艺平台。
所述半导体衬底100的材料可以是单晶硅，多晶硅或非晶硅；半导体衬底100的材料也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底100还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底100的材料为单晶硅。
本实施例中，所述鳍部120通过图形化半导体衬底100而形成。在其它实施例中，也可以是：在所述半导体衬底上形成鳍部材料层(未图示)；图形化所述鳍部材料层，从而形成鳍部。
所述基底包括稀疏区Ⅰ和密集区Ⅱ。
后续形成伪栅极结构后，稀疏区Ⅰ的伪栅极结构的密度小于密集区Ⅱ的伪栅极结构的密度。相应的，稀疏区Ⅰ对应形成的金属栅极结构的密度小于密集区Ⅱ对应形成的金属栅极结构的密度。
本实施例中，还包括：在鳍部120侧部的半导体衬底100上形成隔离结构110。所述隔离结构110的顶部表面低于鳍部120的顶部表面。所述隔离结构110用于电学隔离相邻的鳍部120。
继续结合参考图1和图2，在所述基底上形成伪栅极结构130，所述伪栅极结构130包括位于基底上的伪栅电极132，所述伪栅电极132的顶部表面具有保护层140，所述保护层140具有第一硬度。
具体的，在稀疏区Ⅰ和密集区Ⅱ的基底上均形成伪栅极结构130。
稀疏区Ⅰ的伪栅极结构130的密度小于密集区Ⅱ的伪栅极结构130的密度。
本实施例中，伪栅极结构130横跨稀疏区Ⅰ和密集区Ⅱ的鳍部120、覆盖稀疏区Ⅰ的部分鳍部120的顶部表面和侧壁、且覆盖密集区Ⅱ的鳍部120的部分鳍部120的顶部表面和侧壁。
所述伪栅极结构130包括：位于基底上的伪栅介质层131和位于伪栅介质层131上的伪栅电极132。
本实施例中，伪栅介质层131横跨稀疏区Ⅰ和密集区Ⅱ的鳍部120，伪栅介质层131位于稀疏区Ⅰ和密集区Ⅱ的隔离结构表面、覆盖部分稀疏区Ⅰ鳍部120和顶部表面和侧壁、以及密集区Ⅱ鳍部120的顶部表面和侧壁。
所述伪栅电极132的材料为多晶硅。
若后续去除伪栅电极132，从而在稀疏区Ⅰ形成第一开口，在密集区Ⅱ形成第二开口，那么形成第一开口和第二开口后，伪栅介质层131构成栅介质层，故需要伪栅介质层131的材料为高K介质材料(K大于3.9)。
若后续去除伪栅极结构130，从而在稀疏区Ⅰ形成第一开口，在密集区Ⅱ形成第二开口，那么在形成第一开口和第二开口后，需要在第一开口和第二开口的侧壁和底部形成栅介质层。那么伪栅介质层131的材料为氧化硅。
本实施例中，以后续去除伪栅极结构130而形成第一开口和第二开口为示例进行说明。
本实施例中，所述保护层140的材料为氮化硅(SiN)。在其它实施例中，所述保护层的材料可以为SiCN、SiOCN或SiBCN。
所述保护层140的厚度为150埃～500埃。
本实施例中，所述保护层140和伪栅极结构130在一道工艺制程中形成。
具体的，形成伪栅极结构130和保护层140的步骤包括：在所述基底上形成伪栅介质材料层；在伪栅介质材料层上形成伪栅电极材料层；在所述伪栅电极材料层上形成保护材料层；图形化所述保护材料层、伪栅电极材料层和伪栅介质材料层，从而形成伪栅极结构130和位于伪栅极结构130顶部表面的保护层140。
需要说明的是，保护层140作为图形化伪栅电极材料层和伪栅介质材料层的掩膜层。
其中，所述伪栅介质层131对应所述伪栅介质材料层；所述伪栅电极132对应伪栅电极材料层；保护层140对应保护材料层。
参考图3，图3为在图1基础上形成的结构示意图，在伪栅极结构130两侧的鳍部120中形成源漏掺杂区(未标示)；形成源漏掺杂区后，在所述基底上形成覆盖伪栅极结构130侧壁和保护层侧壁的第一层间介质层150，所述第一层间介质层150暴露出保护层140的顶部表面，所述第一层间介质层150的硬度小于第一硬度。
形成第一层间介质层150的方法包括：形成覆盖基底、伪栅极结构130和保护层140的第一层间介质膜(未图示)，所述第一层间介质膜的整个表面高于保护层140的顶部表面；去除高于保护层140顶部表面的第一层间介质膜，从而形成第一层间介质层150。
本实施例中，所述第一层间介质层150的材料为氧化硅。在其它实施例中，所述第一层间介质层的材料可以为碳氧化硅或氮氧化硅。
形成第一层间介质膜的工艺为沉积工艺，如流体化学气相沉积工艺(FCVD)、高深宽比沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺、高密度等离子体化学气相沉积工艺或等离子体增强型化学气相沉积工艺。
本实施例中，形成第一层间介质膜的工艺为流体化学气相沉积工艺，使得对相邻伪栅极结构130之间的区域的填充性能较好。
接着，对所述保护层140进行离子注入，使保护层140具有第二硬度，第二硬度小于第一硬度。
本实施例中，仅对所述保护层140进行离子注入。参考图4，形成掩膜层160，所述掩膜层160覆盖第一层间介质层150的表面且暴露出保护层140的顶部表面；参考图5，以所述掩膜层160为掩膜，对所述保护层140进行离子注入；参考图6，进行离子注入后，去除所述掩膜层160(参考图5)。
利用离子注入对保护层140的物理轰击，使得保护层140的化学键断裂，使得保护层140的内部组织变得疏松，从而使得保护层140的硬度减小。具体的，对保护层140进行离子注入后，保护层140具有第二硬度，所述第二硬度小于第一硬度。
所述掩膜层160的材料可以为光刻胶。
所述离子注入采用原子质量相对较大的离子，对保护层140进行轰击，使保护层140中的化学键断裂。
本实施例中，所述离子注入采用的离子为Ar离子、Si离子或N离子。
所述离子注入的注入能量需要选择合适的范围。若所述离子注入的注入能量过大，注入的深度较深，会注入到伪栅极结构130中，对伪栅极结构130物理轰击。若所述离子注入的注入能量过小，导致注入的离子分布在保护层140的表层，只有保护层140表层的材料受到轰击而改***度。
所述离子注入的注入剂量需要选择合适的范围。若所述离子注入的注入剂量过大，造成工艺浪费。若所述离子注入的注入剂量过小，导致单位体积的保护层140受到的轰击作用减小，对保护层140硬度的改变量较小。
所述离子注入的注入角度会影响离子注入的深度。所述注入角度指的是与半导体衬底100法线方向之间的夹角。在注入深度的范围一定的条件下，当注入角度越大，需要的注入能量越大；反之，当注入角度越小，需要的注入能量越小。
综上，所述离子注入工艺的参数需要选择合适的范围。且不同的离子对应的原子质量不同。在相同的注入深度的情况下，原子质量较大的离子需要损失的能量较大，故需要较大的注入能量。
当所述离子为Ar离子时，所述离子注入的注入能量为8KeV～100KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
当所述离子为Si离子时，所述离子注入的注入能量为3KeV～80KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
当所述离子为N离子时，所述离子注入的注入能量为1KeV～30KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
经过离子注入后，使得保护层140的硬度减小，能够使得保护层140和第一层间介质层150的硬度差减小。
本实施例中，所述第一层间介质层150构成层间介质层。
接着，参考图7，研磨第一层间介质层150和保护层140直至暴露出伪栅电极132的顶部表面。
研磨第一层间介质层150和保护层140的工艺包括第一化学机械研磨工艺。
具体的，研磨第一层间介质层150和保护层140后，暴露出稀疏区Ⅰ的伪栅电极132的顶部表面、以及密集区Ⅱ的伪栅电极132的顶部表面。
由于保护层140和第一层间介质层150的硬度差减小，因此使得在研磨第一层间介质层150和保护层140的过程中，稀疏区Ⅰ的保护层140的阻碍作用和密集区Ⅱ的保护层140的阻碍作用的差异减小。从而使得对稀疏区Ⅰ和密集区Ⅱ的第一层间介质层150的研磨程度的差异减小，因而研磨第一层间介质层150和保护层140后，在稀疏区Ⅰ和密集区Ⅱ分别保留的第一层间介质层150的厚度差异较小。
参考图8，去除伪栅极结构130(参考图7)，在稀疏区Ⅰ形成第一开口171，在密集区Ⅱ形成第二开口172。
去除伪栅极结构130的工艺为湿法刻蚀工艺、干法刻蚀工艺、或者干法刻蚀工艺和湿法刻蚀工艺的结合。
由于在稀疏区Ⅰ和密集区Ⅱ分别保留的第一层间介质层150的厚度差异较小，因此使得去除伪栅极结构130后，形成的第一开口171和第二开口172的高度差异较小。
参考图9，在第一开口171(参考图8)和第二开口172(参考图8)中形成金属栅极结构180。
所述金属栅极结构180包括：位于第一开口171和第二开口172的侧壁和底部的栅介质层181、以及位于栅介质层181上的金属栅电极182。
由于第一开口171和第二开口172的高度差异较小，因此使得在稀疏区Ⅰ和密集区Ⅱ的金属栅电极182的高度差异较小。
在其它实施例中，可以是：去除伪栅电极，从而在稀疏区形成第一开口，在密集区形成第二开口；形成第一开口和第二开口后，伪栅介质层构成栅介质层；然后在第一开口和第二开口中形成位于栅介质层的金属栅电极。
图10至图15是本发明另一实施例中半导体器件形成过程的结构示意图。
本实施例与前一实施例的区别在于：对保护层和第一层间介质层同时进行离子注入，在进行离子注入的过程中，无需掩膜层。对所述保护层和第一层间介质层进行离子注入后，去除部分厚度的第一层间介质层；去除部分厚度的第一层间介质层后，在所述第一层间介质层上形成第二层间介质层，所述第二层间介质层暴露出保护层的顶部表面，第二层间介质层的硬度大于或等于第一层间介质层的硬度且小于第一硬度；研磨第二层间介质层和保护层直至暴露出伪栅电极的顶部表面。然后去除伪栅极结构。
参考图10，图10为在图3基础上形成的结构示意图，对所述保护层140和第一层间介质层150进行离子注入。
本实施例中，对所述保护层140和第一层间介质层150进行离子注入的参数参照前一实施例，不再详述。
本实施例中，由于对保护层140和第一层间介质层150均进行了离子注入，故无需形成覆盖第一层间介质层150表面且暴露出保护层140顶部表面的掩膜层，降低了工艺的难度和成本。
由于对第一层间介质层150也进行了离子注入，因此离子注入也会将第一层间介质层150的硬度减小。
需要说明的是，本实施例中，离子注入将第一层间介质层150的硬度减小，会使得离子注入后保护层140和第一层间介质层150的硬度差减小的程度降低，或者离子注入后会增加保护层140和第一层间介质层150的硬度差，或者离子注入后保护层140和第一层间介质层150的硬度差不变。故后续需要去除部分厚度的第一层间介质层，从而在第一层间介质层上形成第二层间介质层。
参考图11，对所述保护层140和第一层间介质层150进行离子注入后，去除部分厚度的第一层间介质层150。
去除部分厚度的第一层间介质层150的工艺为干法刻蚀工艺或者湿法刻蚀工艺。
本实施例中，去除了部分厚度的第一层间介质层150，使得将至少部分的掺杂有离子的第一层间介质层150去除。在其它实施例中，可以将第一层间介质层全部去除。
本实施例中，去除部分厚度的第一层间介质层150需要的工艺成本较低、工艺时间较短。且由于仅去除部分厚度的第一层间介质层150，因此使得后续形成的第二层间介质层的厚度较小，使得后续形成第二层间介质层对应的工艺成本较低、工艺时间较短。
参考图12，去除部分厚度的第一层间介质层150后，在所述第一层间介质层150上形成第二层间介质层280，所述第二层间介质层280暴露出保护层140的顶部表面，第二层间介质层280的硬度大于或等于第一层间介质层150的硬度且小于第一硬度。
形成第二层间介质层280后，第二层间介质层280和第一层间介质层150构成层间介质层。
所述第二层间介质层280的材料为氧化硅、碳氧化硅或氮氧化硅。
形成第二层间介质层280的方法包括：形成覆盖第一层间介质层150和保护层140的第二层间介质膜(未图示)，所述第二层间介质膜的整个表面高于保护层140的顶部表面；去除高于保护层140顶部表面的第二层间介质膜，从而形成第二层间介质层280。
若所述第二层间介质层280的硬度大于第一层间介质层150的硬度且小于第一硬度时，形成第一层间介质膜的工艺为流体化学气相沉积工艺或高深宽比沉积工艺；形成第二层间介质膜的工艺为高密度等离子体化学气相沉积工艺或等离子体增强型化学气相沉积工艺。
由于第二层间介质层280的硬度大于等于第一层间介质层150的硬度且小于第一硬度，且经过离子注入后，保护层140的硬度减小，因此能够使得保护层140和第二层间介质层280的硬度差减小。
本实施例中，第二层间介质层280的硬度等于离子注入后保护层140的硬度。即第二层间介质层280的硬度等于第二硬度。
参考图13，研磨第二层间介质层280和保护层140直至暴露出伪栅电极132的顶部表面。
研磨第二层间介质层280和保护层140的工艺包括第二化学机械研磨工艺。
具体的，研磨第二层间介质层280和保护层140后，暴露出稀疏区Ⅰ的伪栅电极132的顶部表面、以及密集区Ⅱ的伪栅电极132的顶部表面。
由于保护层140和第二层间介质层280的硬度差减小，因此使得在研磨第二层间介质层280和保护层140的过程中，稀疏区Ⅰ的保护层140的阻碍作用和密集区Ⅱ的保护层140的阻碍作用的差异减小。从而使得对稀疏区Ⅰ和密集区Ⅱ的第二层间介质层280的研磨程度的差异减小，因而研磨第二层间介质层280和保护层140后，在稀疏区Ⅰ和密集区Ⅱ分别保留的第二层间介质层280的厚度差异较小。
参考图14，研磨第二层间介质层280和保护层140后，去除伪栅极结构130(参考图13)，在稀疏区Ⅰ形成第一开口271，在密集区Ⅱ形成第二开口272。
去除伪栅极结构130的方法参照前一实施例，不再详述。
由于在稀疏区Ⅰ和密集区Ⅱ分别保留的第二层间介质层280的厚度差异较小，因此使得去除伪栅极结构130后，形成的第一开口271和第二开口272的高度差异较小。
参考图15，在第一开口271(参考图14)和第二开口272(参考图14)中形成金属栅极结构290。
所述金属栅极结构290包括：位于第一开口271和第二开口272的侧壁和底部的栅介质层291、以及位于栅介质层291上的金属栅电极292。
由于第一开口271和第二开口272的高度差异较小，因此使得在稀疏区Ⅰ和密集区Ⅱ的金属栅电极292的高度差异较小。
需要说明的是，在其它实施例中，可以是：去除伪栅电极，从而在稀疏区Ⅰ形成第一开口，在密集区Ⅱ形成第二开口；形成第一开口和第二开口后，伪栅介质层构成栅介质层；然后形成填充满第一开口和第二开口的金属栅电极。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括稀疏区和密集区；
在基底上形成伪栅极结构，所述伪栅极结构包括位于基底上的伪栅电极，
所述伪栅电极的顶部表面具有保护层，所述保护层具有第一硬度；
在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的层间介质层，所述层间介质层暴露出保护层的顶部表面，所述层间介质层的硬度小于第一硬度；
层间介质层的形成方法包括：在基底上形成覆盖伪栅极结构侧壁和保护层侧壁的第一层间介质层；
形成第一层间介质层后，对所述保护层进行离子注入，使保护层具有第二硬度，第二硬度小于第一硬度；
研磨层间介质层和保护层直至暴露出伪栅电极的顶部表面；
研磨层间介质层和保护层后，去除伪栅电极，在稀疏区形成第一开口，在密集区形成第二开口；
在第一开口和第二开口中形成金属栅电极。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述离子注入采用离子为Ar离子、Si离子或N离子。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所述离子为Ar离子时，所述离子注入的注入能量为8KeV～100KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所述离子为Si离子时，所述离子注入的注入能量为3KeV～80KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
5.根据权利要求2所述的半导体器件的形成方法，其特征在于，当所述离子为N离子时，所述离子注入的注入能量为1KeV～30KeV，注入剂量为1.0E13atom/cm2～1.0E17atom/cm2，注入角度为0度～45度。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述层间介质层为第一层间介质层；仅对所述保护层进行离子注入；
研磨层间介质层和保护层的方法为：研磨第一层间介质层和保护层直至暴露出伪栅电极的顶部表面。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，还包括：形成掩膜层，所述掩膜层覆盖第一层间介质层的表面且暴露出保护层的顶部表面；所述离子注入以所述掩膜层为掩膜进行；进行离子注入后，去除所述掩膜层。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述离子注入还作用于第一层间介质层；
所述半导体器件的形成方法还包括：
进行离子注入后，去除部分厚度的第一层间介质层；
去除部分厚度的第一层间介质层后，在所述第一层间介质层上形成第二层间介质层，所述第二层间介质层暴露出保护层的顶部表面，第二层间介质层的硬度大于或等于第一层间介质层的硬度且小于第一硬度；
形成第二层间介质层后，第二层间介质层和第一层间介质层构成层间介质层；
研磨层间介质层和保护层的方法为：研磨第二层间介质层和保护层直至暴露出伪栅电极的顶部表面。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，研磨第二层间介质层和保护层的工艺包括第二化学机械研磨工艺。
10.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述第二层间介质层的材料为氧化硅、碳氧化硅或氮氧化硅。
11.根据权利要求8所述的半导体器件的形成方法，其特征在于，形成第二层间介质层的方法包括：形成覆盖第一层间介质层和保护层的第二层间介质膜；去除高于保护层顶部表面的第二层间介质膜，从而形成第二层间介质层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，形成第一层间介质层的方法包括：形成覆盖基底、伪栅极结构和保护层的第一层间介质膜；去除高于保护层顶部表面的第一层间介质膜，从而形成第一层间介质层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，形成第一层间介质膜的工艺为流体化学气相沉积工艺或高深宽比沉积工艺；形成第二层间介质膜的工艺为高密度等离子体化学气相沉积工艺或等离子体增强型化学气相沉积工艺。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，研磨第一层间介质层和保护层的工艺包括第一化学机械研磨工艺。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的材料为SiN、SiCN、SiOCN或SiBCN。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一层间介质层的材料为氧化硅、碳氧化硅或氮氧化硅。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅极结构还包括位于基底上的伪栅介质层，所述伪栅电极位于伪栅介质层上；
所述半导体器件的形成方法还包括：
去除伪栅电极后，去除所述伪栅介质层，在稀疏区形成第一开口，在密集区形成第二开口；
去除伪栅介质层后，形成栅介质层和位于栅介质层上的金属栅电极，所述栅介质层位于第一开口和第二开口的侧壁和底部。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底包括半导体衬底和位于半导体衬底上的鳍部；所述伪栅极结构横跨所述鳍部。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底为平面式的半导体衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| CN (1) | CN107785269B (zh) |
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