CN107768433A - 绝缘栅双极晶体管及其制作方法、ipm模块、以及空调器 - Google Patents

绝缘栅双极晶体管及其制作方法、ipm模块、以及空调器 Download PDF

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Abstract

本发明公开一种绝缘栅双极晶体管、IPM模块、空调器以及一种绝缘栅双极晶体管的制作方法。其中所述绝缘栅双极晶体管包括半导体衬底，所述半导体衬底沿其厚度方向依次形成有集电极区、漂移区及有源区；所述集电极包括第一掺杂区域和第二掺杂区域；所述第一掺杂区域的掺杂浓度高于第二掺杂区域的掺杂浓度；且所述第二掺杂区域的体积是第一掺杂区域的体积的9倍～30倍。本方案中，设置所述集电极区的掺杂浓度不均匀，其中第一掺杂区域能够提高集电极区空穴注入的效率，而且能增加漂移区电子与空穴复合的速度，低掺杂区域的存在，使得集电极区的整体掺杂浓度不会很高，因此本发明技术方案能够同时降低所述绝缘栅双极晶体管的导通压降和关断时间。

Description

绝缘栅双极晶体管及其制作方法、IPM模块、以及空调器
技术领域
本发明涉及半导体技术领域，特别涉及一种绝缘栅双极晶体管及其制作方法、IPM模块以及空调器。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。
绝缘栅双极晶体管的集电极的载流子注入效率和抽取效率很大程度上决定着器件的导通压降和开关特性。现有技术中通常通过增加所述绝缘栅双极晶体管的集区的掺杂浓度来提高载流子注入效率，从而降低所述绝缘栅双极晶体管的导通压降，但是较高的集区的掺杂浓度不利于器件关断时载流子的抽取速度，导致器件的关断时间较长。同样的，如果降低所述绝缘栅双极晶体管的集区的掺杂浓度，器件的关断时间会降低，但导通压降会增加。
因此，如何在不增加器件的关断时间的同时降低导通压降，或在不增加器件的导通压降的同时降低器件关断时间成为研究人员的努力方向。
发明内容
本发明的主要目的是提出一种绝缘栅双极晶体管及其制作方法、IPM模块以及空调器，旨在同时降低所述绝缘栅双极晶体管的关断时间和导通压降。
为实现上述目的，本发明提出的一种绝缘栅双极晶体管，包括:
半导体衬底，所述半导体衬底沿其厚度方向依次形成有集电极区、漂移区及有源区；所述有源区包括沟槽栅极区、阱区以及发射极区，所述发射极区嵌入设置在所述阱区中，所述沟槽栅极区自所述发射极区延伸至所述漂移区，所述阱区连接所述发射极区和所述漂移区；
所述集电极包括第一掺杂区域和第二掺杂区域；所述第一掺杂区域的掺杂浓度高于所述第二掺杂区域的掺杂浓度；且所述第二掺杂区域的体积是第一掺杂区域的体积的9倍～30倍。
优选地，所述第一掺杂区域的掺杂浓度与第二掺杂区域的掺杂浓度的比值大于或等于10。
优选地，所述第一掺杂区域的掺杂浓度大于或等于8*1017/cm-3。
优选地，所述第一掺杂区域和所述第二掺杂区域彼此间隔设置。
优选地，所述第一掺杂区域有多个，且所述第二掺杂区域也有多个；
所述第一掺杂区域和所述第二掺杂区域交替邻接设置；或
所述第二掺杂区域包围所述第一掺杂区域设置。
优选地，所述集电极的厚度为0.4um～1.0um。
优选地，所述集电极的掺杂浓度小于或等于8*1017/cm-3，所述发射极区的掺杂浓度大于或等于5*1019/cm-3。
优选地，所述阱区的掺杂浓度小于等于4*1016/cm-3；所述漂移区的掺杂浓度为1*1014/cm-3～6*1014/cm-3。
本发明提出一种IPM模块，包括所述的绝缘栅双极晶体管。
本发明提出一种空调器，所述空调器包括所述的绝缘栅双极晶体管，和/或包括所述的IPM模块。
本发明提出一种绝缘栅双极晶体管的制作方法，所述绝缘栅双极晶体管的半导体衬底具有相对的第一表面和第二表面，所述绝缘栅双极晶体管的制作方法包括以下步骤：
S0：准备半导体衬底，半导体衬底具有相对的第一表面和第二表面；
S1：在半导体衬底的第一表面上制作绝缘栅双极晶体管的有源区；
S2：半导体衬底的第二表面上通过离子注入制作集电极区，并通过注入不同剂量的离子，将所述集电极区分为第一掺杂区域和第二掺杂区域；其中，所述第一掺杂区域注入的离子剂量高于第二掺杂区域的离子注入剂量，且所述第二掺杂区域的体积是第一掺杂区域的体积的9倍～30倍；
S3：在集电极区上沉积金属层，以形成集电极。
本发明通过改进所述集电极的掺杂方式，以使所述集电极的掺杂浓度不均匀。所述集电极至少具有掺杂浓度不同的第一掺杂区域以及第二掺杂区域，绝缘栅双极晶体管在导通时，第一掺杂区域能够提高集电极区空穴注入的效率，使得注入漂移区内的空穴增多，减小绝缘栅双极晶体管的导通压降；在绝缘栅双极晶体管关断时，由于第一掺杂区域的晶格破坏较严重，因而存在大量的电子-空穴复合中心，这能增加漂移区电子与空穴复合的速度，进而降低绝缘栅双极晶体管的关断时间；同时由于第二掺杂区域的存在，使得集电极区的整体掺杂浓度不会很高，从而不会造成因集电极掺杂浓度高而造成绝缘栅双极晶体管关断时间延长的情况；因此本发明技术方案能够同时降低所述绝缘栅双极晶体管的导通压降和关断时间；在此基础上，本方案经过实验，得出当第二掺杂区域的体积是第一掺杂区域的体积的9倍～30倍时，绝缘栅双极晶体管可获得较短的关断时间，进一步优化了绝缘栅双极晶体管的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明绝缘栅双极晶体管的一个示例性晶体管单元的结构示意图；
图2为本发明绝缘栅双极晶体管的制作方法的流程图。
附图标号说明：
标号 名称 标号 名称
10 有源区 20 漂移区
11 阱区 30 集电极区
12 发射极区 31 第一掺杂区域
13 沟槽栅极区 32 第二掺杂区域
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种绝缘栅双极晶体管，图1示出了该绝缘栅双极晶体管垂直N沟道的一个示例性晶体管单元。绝缘栅双极晶体管包括半导体衬底，所述半导体衬底沿其厚度方向依次形成有集电极区30、漂移区20及有源区10；具体地，所述半导体衬底具有第一表面和第二表面；有源区10设置在所述第一表面处，所述集电极区30设置在所述第二表面处；所述漂移区20设置在所述有源区10和集电极区30之间，且连接所述有源区10和集电极区30。
所述有源区10包括沟槽栅极区13、阱区11以及发射极区12；其中，所述发射极区12嵌入设置在所述阱区11中，所述沟槽栅极区13自所述发射极区12延伸至所述漂移区20，所述阱区11连接所述发射极区12和所述漂移区20；为了降低所述绝缘栅双极晶体管的关断时间和导通压降；因此，本方案中，设置所述集电极包括第一掺杂区域31和第二掺杂区域32；其中，所述第一掺杂区域31的掺杂浓度高于第二掺杂区域32的掺杂浓度；且所述第二掺杂区域32的体积是第一掺杂区域31的体积的9倍～30倍。
绝缘栅双极晶体管在导通时，电流从集电极区30第一掺杂区域31和第二掺杂区域32流过，集电极区30的第一掺杂区域31能提高集电极区30空穴注入的效率，使得注入漂移区20内的空穴增多，进而增强电导调制效应，减小绝缘栅双极晶体管的导通压降；在绝缘栅双极晶体管关断时，集电极区30的第一掺杂区域31由于掺杂浓度高，晶格破坏较严重，因而存在大量的电子-空穴复合中心，这能增加漂移区20电子与空穴复合的速度，进而降低绝缘栅双极晶体管的关断时间，因此，设置所述集电极区30的掺杂浓度不均匀可以更加同时降低所述绝缘栅双极晶体管的导通压降和关断时间。
为了使自所述集电极区30注入漂移区20的空穴浓度较为均匀，设置所述第一掺杂区域31有多个，且所述第二掺杂区域32也有多个；优选地，设置多个所述第一掺杂区域31的体积相当、多个所述第二掺杂区域32的体积相当，以便于在生产过程中，准确地控制所述集电极区30的整体掺杂浓度。
可以理解的是，在此所述集电极区30分为两个掺杂区域；当然也可以将所述集电极区30分为三个或四个掺杂区域。本方案中，所述第一掺杂区域31和第二掺杂区域32彼此间隔设置；或所述第二掺杂区域32包围所述第一掺杂区域31设置。
本方案研发人员在制作所述绝缘栅双极晶体管时发现，所述集电极区30的第一掺杂区域31和第二掺杂区域32的体积比例、掺杂浓度大小均会对所述绝缘栅双极晶体管的关断时间造成影响，且在掺杂浓度一定的情况下，当第二掺杂区域32的体积大于第一掺杂区域31的体积时，该绝缘栅双极晶体管的关断时间较小。因此基于该发现，本方案研发人员进一步做了相关实验，以测试第二掺杂区域32的体积与第一掺杂区域31的体积比与绝缘栅双极晶体管的关断时间的关系。
在第一组实验中，绝缘栅双极晶体管所述发射极区12的掺杂浓度等于5*1019/cm-3，所述阱区11的掺杂浓度等于4*1016/cm-3，所述漂移区20的掺杂浓度为1.5*1014/cm-3；其中，集电极区30第一掺杂区域31的掺杂浓度为1*1019/cm-3，第二掺杂区域32的掺杂浓度为1*1017/cm-3。
在第一对比例中，第一掺杂区域31体积：第二掺杂区域32体积为1：4；
在第二对比例中，第一掺杂区域31体积：第二掺杂区域32体积为1：9；
在第三对比例中，第一掺杂区域31体积：第二掺杂区域32体积为1：14；
在第四对比例中，第一掺杂区域31体积：第二掺杂区域32体积为1：30；
在第五对比例中，第一掺杂区域31体积：第二掺杂区域32体积为1：34。
经测试后，第一对比例～第五对比例中，绝缘栅双极晶体管的关断时间测试结果如下表1所示。
表1
由此可见，本发明绝缘栅双极晶体管设置第一掺杂区域31和第二掺杂区域32，并通过对两者的体积比进行试验，以得出当所述第二掺杂区域32的体积是第一掺杂区域31的体积的9倍～30倍时，绝缘栅双极晶体管的关断时间较短，具有较好的关断性能。
本发明通过改进所述集电极区30的掺杂方式，以使所述集电极区30的掺杂浓度不均匀。所述集电极至少具有掺杂浓度不同的第一掺杂区域31以及第二掺杂区域32，绝缘栅双极晶体管在导通时，第一掺杂区域31能够提高集电极区30空穴注入的效率，使得注入漂移区20内的空穴增多，减小绝缘栅双极晶体管的导通压降；在绝缘栅双极晶体管关断时，由于第一掺杂区域31的晶格破坏较严重，因而存在大量的电子-空穴复合中心，这能增加漂移区20电子与空穴复合的速度，进而降低绝缘栅双极晶体管的关断时间；同时由于第二掺杂区域32的存在，使得集电极区30的整体掺杂浓度不会很高，从而不会造成因集电极掺杂浓度高而造成绝缘栅双极晶体管关断时间延长的情况；因此本发明技术方案能够同时降低所述绝缘栅双极晶体管的导通压降和关断时间；在此基础上，本方案经过实验，得出当第二掺杂区域32的体积是第一掺杂区域31的体积的9倍～30倍时，绝缘栅双极晶体管可获得较短的关断时间，进一步优化了绝缘栅双极晶体管的性能。
进一步地，当第二掺杂区域32的掺杂浓度过高时，会使得集电极区30的整体掺杂浓度过高，从而增加了集电极区30注入到漂移区20的空穴量，从而会使关断时间延长。本案研发人员进一步对所述第一掺杂区域31的掺杂浓度与第二掺杂区域32的掺杂浓度的比进行试验，根据实验结果得出当所述第一掺杂区域31的掺杂浓度与第二掺杂区域32的掺杂浓度的比值大于或等于10时，所述绝缘栅双极晶体管的关断时间较短。
在第二组实验中，绝缘栅双极晶体管所述发射极区12的掺杂浓度等于5*1019/cm-3，所述阱区11的掺杂浓度等于4*1016/cm-3，所述漂移区20的掺杂浓度为1.5*1014/cm-3；第一掺杂区域31体积：第二掺杂区域32体积为1：14。
在第一对比例中，集电极区30第一掺杂区域31的掺杂浓度(1*1019/cm-3)：第二掺杂区域32的掺杂浓度(1*1017/cm-3)为100：1。
第二对比例中，第一掺杂区域31的掺杂浓度(1*1019/cm-3)：第二掺杂区域32的掺杂浓度(1*1018/cm-3)为10：1；
第三对比例中，第一掺杂区域31的掺杂浓度(1*1019/cm-3)：第二掺杂区域32的掺杂浓度(5*1018/cm-3)为2：1；绝缘栅双极晶体管的关断时间测试结果如下表2所示。
表2
由此可见，本发明绝缘栅双极晶体管设置第一掺杂区域31和第二掺杂区域32，并通过对两者的掺杂浓度的比值进行试验，以得出当所述第一掺杂区域31的掺杂浓度与第二掺杂区域32的掺杂浓度的比值大于或等于10时，绝缘栅双极晶体管的关断时间较短。
进一步地，当第一掺杂区域31的掺杂浓度较低时，在器件关断时，第一掺杂区域31内的电子-空穴复合中心较少，从而不能增加电子与空穴复合的速度，从而无法缩短器件的关断时间。本方案研发人员进一步对所述第一掺杂区域31的掺杂浓度进行试验，根据实验结果得出当所述第一掺杂区域31的掺杂浓度大于或等于5*1018/cm-3时，所述绝缘栅双极晶体管的关断时间较短。
在第三组实验中，绝缘栅双极晶体管所述发射极区12的掺杂浓度等于5*1019/cm-3，所述阱区11的掺杂浓度等于4*1016/cm-3，所述漂移区20的掺杂浓度为1.5*1014/cm-3；第一掺杂区域31体积：第二掺杂区域32体积为1：14；第二掺杂区域32的掺杂浓度1*1017/cm-3。
对比例一，第一掺杂区域31的掺杂浓度为5*1018/cm-3：
对比例二，第一掺杂区域31的掺杂浓度2*1018/cm-3：
对比例三，第一掺杂区域31的掺杂浓度1*1019/cm-3：
绝缘栅双极晶体管的关断时间测试结果如下表3所示。
表3
由此可见，本发明绝缘栅双极晶体管设置第一掺杂区域31的掺杂浓度，通过对比实验数据，得出当所述第一掺杂区域31的掺杂浓度大于或等于5*1018/cm-3，绝缘栅双极晶体管的关断时间较短。
在此对绝缘栅双极晶体管的工作过程进行说明。
当所述绝缘栅双极晶体管处于正向导通时，需要栅极电压VGE>Vth(门槛电压)，集电极区30和发射极区12之间的电压VCE>0。绝缘栅双极晶体管处于导通状态时，绝缘栅双极晶体管的MOS结构的栅极开启，电子从发射极区12流出，流入所述漂移区20，电子电流为绝缘栅双极晶体管的三极管提供基极电流，同时集电极区30也会在正向电压的作用下向漂移区20注入空穴，随着导通电流的增大，漂移区20注入的电子浓度增大，为了维持漂移区20的电中性，由集电极区30注入到漂移区20的空穴载流子浓度也会增大，因而原本高阻的漂移区20内聚集了大量的电子空穴导电载流子，从而产生电导调制效应；根据所述电导调制效应的结果，从而决定了所述绝缘栅双极晶体管正向工作时的正向导通压降。
绝缘栅双极晶体管关断时，栅极电压由正值下降为零或者负值，因此由发射极区12向漂移区20注入电子的路径被切断，绝缘栅双极晶体管电子电流逐渐减小；绝缘栅双极晶体管在正向导通时，存储了大量的空穴电子，因而在绝缘栅双极晶体管关断过程中，需要把这些过剩的载流子抽取走，而当漂移区20注入的空穴浓度过大时，会使得绝缘栅双极晶体管在关断过程中拖尾电流存在时间较长，这个拖尾电流延长了绝缘栅双极晶体管的关断时间、降低了绝缘栅双极晶体管的开关频率，增大器件的开关损耗。
在绝缘栅双极晶体管正向导通时，载流子浓度在靠近集电极区30的区域很高，而在靠近发射极区12的浓度很低。绝缘栅双极晶体管在关断过程中存储在发射极区12附近的载流子可以很快的被抽取，因此可以通过适当增大发射极区12的载流子浓度，达到降低绝缘栅双极晶体管正向压降的同时，不会延长绝缘栅双极晶体管的关断时间的目的；另一方面，为了降低绝缘栅双极晶体管的关断时间，可以通过降低集电极区30的掺杂浓度，减少集电极区30向漂移区20注入空穴的浓度。由于发射极区12的掺杂浓度和集电极区30的掺杂浓度在不同的值时，会使得绝缘栅双极晶体管具有较优的导通压降或者具有较优的短关断时间，因而本方案中通过多次实验以及比对，得出所述发射极区12的掺杂浓度大于或等于5*1019/cm-3，设置所述集电极区30的掺杂浓度小于或等于8*1017/cm-3时，所述绝缘栅双极晶体管的导通压降和关断时间之间具有良好的折中关系。基于上述实施例，所述集电极区30的平均掺杂浓度为8*1017/cm-3。
在第四组实验中，在第一对比例中，绝缘栅双极晶体管所述发射极区12的掺杂浓度等于5*1019/cm-3，所述阱区11的掺杂浓度等于4*1016/cm-3，所述集电极区30的掺杂浓度等于8*1017/cm-3，所述漂移区20的掺杂浓度为1.5*1014/cm-3。所述沟槽栅极区13的长度为6um，所述栅极的宽度为1.7um，相邻栅极之间的间距为5.8um。所述发射极区12的厚度为1um，p-well井12的厚度为2um，漂移区202的厚度为70um，集电极区30的厚度为0.5um。
本实施例的绝缘栅双极晶体管经测试，在集电极区30电流为20A时，其导通压降为2.0V；另外，该绝缘栅双极晶体管的关断时间为760ns。由此可见，其具有良好的导通压降和关断时间的折中关系。在此需要说明的是，这里集电极电流设定为20A，是结合所述绝缘栅双极晶体管的额定电流进行设定的，即当集电极电流接近其自身的额定电流时，所测得的数据更具有代表性，较能反应所述绝缘栅双极晶体管的真实特性。
在第二对比例中，其绝缘栅双极晶体管的集电极区30掺杂浓度为4*1018/cm-3，其余参数与第一对比例中的参数相同。经测试，在集电极区30电流为20A时，该绝缘栅双极晶体管的导通压降为1.96V；但是，该绝缘栅双极晶体管的关断时间为1640ns；因此该绝缘栅双极晶体管的关断时间是第一实施例中绝缘栅双极晶体管的关断时间的两倍多；因此，第二对比例中，绝缘栅双极晶体管的导通压降和关断时间的折中关系差，在导通压降基本不变的情况下，导通时间大大增加。
在第三对比例中，其绝缘栅双极晶体管的发射极区12的掺杂浓度为2.5*1019/cm-3，其余参数与第一对比例的参数相同；经测试，在集电极区30电流为20A时，该绝缘栅双极晶体管的导通压降为2.1V；另外，本绝缘栅双极晶体管的关断时间为780ns。由此可见，第三对比例中的绝缘栅双极晶体管导通压降以及关断时间均劣于第一对比例的绝缘栅双极晶体管导通压降以及关断时间。
由此可见，本发明绝缘栅双极晶体管的发射极区12、集电极区30的掺杂浓度设计，可取得很好的导通压降和关断时间的折中关系，使得绝缘栅双极晶体管的导通压降和关断时间均较低。
本发明技术方案通过分析了绝缘栅双极晶体管的工作过程，在实验过程中，一方面增大了发射极区12电子的注入效率，另一方面减小了集电极区30的空穴注入效率，最终在实验中测得当绝缘栅双极晶体管的发射极区12的掺杂浓度大于或等于5*1019/cm-3，且所述集电极区30的掺杂浓度小于或等于8*1017/cm-3时，所述绝缘栅双极晶体管具有导通压降和关断时间之间较好的折中关系，这种绝缘栅双极晶体管的综合性能更好，应用能力更强，以及应用的场合更广。
基于上述实施例，本方案中，设置所述阱区11的掺杂浓度小于等于4*1016/cm-3。在第四组实验中，增加了第四对比例，在所述第四对比例中，阱区11的掺杂浓度为5*1016/cm-3，其余参数与第一对比例中的参数相同；经测试，在集电极区30电流为20A时，该绝缘栅双极晶体管的导通压降为3.1V；另外，本绝缘栅双极晶体管的关断时间为840ns。由此可见，第四对比例中的绝缘栅双极晶体管导通压降以及关断时间均劣于第一对比例中的绝缘栅双极晶体管导通压降以及关断时间，导通压降和关断时间之间的折中关系差。
进一步地，为了优化所述绝缘栅双极晶体管的导通压降和关断时间，设置所述集电极区30的掺杂浓度不均匀，即集电极区30内有些区域的掺杂浓度较高，有些区域的掺杂浓度中等，有些区域的掺杂浓度较低。可以理解的是，所述集电极区30的掺杂浓度不均匀的形式有多种，为了方便所述绝缘栅双极晶体管的制作，本方案中，设置所述集电极区30包括第一掺杂区域31和第二掺杂区域32。绝缘栅双极晶体管在导通时，电流从集电极区30第一掺杂区域31和第二掺杂区域32流过，集电极区30的第一掺杂区域31能提高集电极区30空穴注入的效率，使得注入漂移区20内的空穴增多，进而增强电导调制效应，减小绝缘栅双极晶体管的导通压降；在绝缘栅双极晶体管关断时，集电极区30的第一掺杂区域31由于掺杂浓度高，晶格破坏较严重，因而存在大量的电子-空穴复合中心，这能增加漂移区20电子与空穴复合的速度，进而降低绝缘栅双极晶体管的关断时间，因此本发明技术方案能够同时降低所述绝缘栅双极晶体管的导通压降和关断时间，优化所述绝缘栅双极晶体管的导通压降的性能。
需要说明的是，本方案中集电极区30的第一掺杂区域31和第二掺杂区域32的体积比例、掺杂浓度大小均可调节，以进一步优化绝缘栅双极晶体管的导通压降和关断时间。为了使自所述集电极区30注入漂移区20的空穴浓度较为均匀，设置所述第一掺杂区域31有多个，且所述第二掺杂区域32也有多个；所述第一掺杂区域31和第二掺杂区域32彼此交替设置。优选地，设置多个所述第一掺杂区域31的体积相当、多个所述第二掺杂区域32的体积相当，以便于在生产过程中，准确地控制所述集电极区30的整体掺杂浓度。
绝缘栅双极晶体管在正向阻断时，主要依靠所述漂移区20来承担正向阻断电压，所述漂移区20的电阻率和厚度越大，器件的正向阻断电压越高，但是也增大了器件的正向压降，绝缘栅双极晶体管漂移区20对器件的耐压和正向压降的影响是矛盾的，因此需要折中考虑。当绝缘栅双极晶体管正向导通时，为了使电阻率对绝缘栅双极晶体管正向导通特性的影响较小，设置所述漂移区20的掺杂浓度1*1014/cm-3～6*1014/cm-3；优选地，所述漂移区20的掺杂浓度优选为1.5*1014/cm-3。这是因为当注入漂移区20的载流子浓度远大于其本身的掺杂浓度时，由于绝缘栅双极晶体管内部的电导调制效果明显，使得绝缘栅双极晶体管漂移区20对器件的耐压和正向压降的影响较为折中。另一方面，较低的掺杂浓度的漂移区20能够在更薄漂移区20的厚度下，耐压能力保持不变，进而减小绝缘栅双极晶体管的导通压降。
所述集电极区30的厚度为0.4um～1.0um，优选地，所述集电极区30的厚度为0.5um。较薄的集电极区30厚度，可加速载流子流出漂移区20，进而缩短绝缘栅双极晶体管的关断时间。
基于上述实施例，本方案中，设置所述阱区11的厚度与所述发射极区12的厚度之差为1um～2um。优选地，所述阱区11的厚度为2um。这样能够保证绝缘栅双极晶体管耐压能力足够高的前提下，有效地缩短沟道长度，从而降低导通压降。
本方案中，所述发射极区12的掺杂类型为N型掺杂，所述集电极区30的掺杂类型为P型掺杂，所述阱区11的掺杂类型为P型掺杂。
本发明还提出一种IPM，该IPM包括所述的绝缘栅双极晶体管，该绝缘栅双极晶体管的具体结构参照上述实施例，由于IPM采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。本领域技术人员可以理解的是，所述IPM可以包括4个所述绝缘栅双极晶体管，也可以包括6个所述绝缘栅双极晶体管，所述绝缘栅双极晶体管之间的连接管关系在此不再赘述。
本发明还提出一种空调器，所述空调器包括所述的绝缘栅双极晶体管，和/或所述的IPM模块。所述绝缘栅双极晶体管和/或所述IPM模块可以用于空调器的主电路或控制电路上，在此不做具体限定。
请参阅图2，本发明还提出一种绝缘栅双极晶体管的制作方法，其包括以下步骤：
S0：准备半导体衬底，半导体衬底具有相对的第一表面和第二表面；
S1：在半导体衬底的第一表面上制作绝缘栅双极晶体管的有源区10；
S2：半导体衬底的第二表面上通过离子注入制作集电极区30，并通过注入不同剂量的离子，将所述集电极区30分为第一掺杂区域31和第二掺杂区域32；
其中，所述第一掺杂区域31注入的离子剂量高于第二掺杂区域32的离子注入剂量；且所述第二掺杂区域32的体积是第一掺杂区域31的体积的9倍～30倍；
S3：在集电极区30上沉积金属层，以形成集电极。
其中，在集电极区30上沉积金属层是为了形成集电极，从而便于将所述集电极区30与其他部件或结构进行连接。本发明的绝缘栅双极晶体管，可通过对集电极进行不同剂量的离子注入来制造，因而在工艺难度和成本均可接受，适合工业量产。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (11)

1.一种绝缘栅双极晶体管，其特征在于，包括:
半导体衬底，所述半导体衬底沿其厚度方向依次形成有集电极区、漂移区及有源区；所述有源区包括沟槽栅极区、阱区以及发射极区，所述发射极区嵌入设置在所述阱区中，所述沟槽栅极区自所述发射极区延伸至所述漂移区，所述阱区连接所述发射极区和所述漂移区；
所述集电极包括第一掺杂区域和第二掺杂区域；所述第一掺杂区域的掺杂浓度高于所述第二掺杂区域的掺杂浓度；且所述第二掺杂区域的体积是所述第一掺杂区域的体积的9倍～30倍。
2.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第一掺杂区域的掺杂浓度与所述第二掺杂区域的掺杂浓度的比值大于或等于10。
3.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第一掺杂区域的掺杂浓度大于或等于8*1017/cm-3。
4.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第一掺杂区域有多个，且所述第二掺杂区域也有多个；
所述第一掺杂区域和所述第二掺杂区域交替邻接设置；或
所述第二掺杂区域包围所述第一掺杂区域设置。
5.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述集电极的厚度为0.4um～1.0um。
6.根据权利要求1至5任意一项所述的绝缘栅双极晶体管，其特征在于，所述集电极的掺杂浓度小于或等于8*1017/cm-3，所述发射极区的掺杂浓度大于或等于5*1019/cm-3。
7.根据权利要求6所述的绝缘栅双极晶体管，其特征在于，所述阱区的掺杂浓度小于等于4*1016/cm-3。
8.根据权利要求6所述的绝缘栅双极晶体管，其特征在于，所述漂移区的掺杂浓度为1*1014/cm-3～6*1014/cm-3。
9.一种IPM模块，其特征在于，包括如权利要求1至8任意一项所述的绝缘栅双极晶体管。
10.一种空调器，其特征在于，所述空调器包括如权利要求1至8任意一项所述的绝缘栅双极晶体管，和/或包括如权利要求9所述的IPM模块。
11.一种绝缘栅双极晶体管的制作方法，其特征在于，所述绝缘栅双极晶体管的制作方法包括以下步骤：
S0：准备半导体衬底，半导体衬底具有相对的第一表面和第二表面；
S1：在半导体衬底的第一表面上制作绝缘栅双极晶体管的有源区；
S2：半导体衬底的第二表面上通过离子注入制作集电极区，并通过注入不同剂量的离子，将所述集电极区分为第一掺杂区域和第二掺杂区域；其中，所述第一掺杂区域注入的离子剂量高于第二掺杂区域的离子注入剂量，且所述第二掺杂区域的体积是第一掺杂区域的体积的9倍～30倍；
S3：在集电极区上沉积金属层，以形成集电极。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110970491A (zh) * 2018-10-01 2020-04-07 艾鲍尔半导体 场终止绝缘栅双极型晶体管中的背侧掺杂激活
CN111697068A (zh) * 2019-03-14 2020-09-22 株式会社东芝 半导体装置
CN112310205A (zh) * 2019-07-29 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN117334733A (zh) * 2023-10-16 2024-01-02 重庆邮电大学 控制空穴注入效率的N衬底沟槽型GaN绝缘栅双极型晶体管

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102637733A (zh) * 2012-04-24 2012-08-15 北京大学深圳研究生院 一种超结绝缘栅双极型晶体管

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102637733A (zh) * 2012-04-24 2012-08-15 北京大学深圳研究生院 一种超结绝缘栅双极型晶体管

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110970491A (zh) * 2018-10-01 2020-04-07 艾鲍尔半导体 场终止绝缘栅双极型晶体管中的背侧掺杂激活
US11824090B2 (en) 2018-10-01 2023-11-21 Ipower Semiconductor Back side dopant activation in field stop IGBT
CN110970491B (zh) * 2018-10-01 2024-04-30 艾鲍尔半导体 场终止绝缘栅双极型晶体管中的背侧掺杂激活
CN111697068A (zh) * 2019-03-14 2020-09-22 株式会社东芝 半导体装置
CN111697068B (zh) * 2019-03-14 2023-06-06 株式会社东芝 半导体装置
CN112310205A (zh) * 2019-07-29 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN117334733A (zh) * 2023-10-16 2024-01-02 重庆邮电大学 控制空穴注入效率的N衬底沟槽型GaN绝缘栅双极型晶体管

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