CN107750388A - 带有具有凹槽的内插器的集成电路结构 - Google Patents

带有具有凹槽的内插器的集成电路结构 Download PDF

Info

Publication number
CN107750388A
CN107750388A CN201580081219.1A CN201580081219A CN107750388A CN 107750388 A CN107750388 A CN 107750388A CN 201580081219 A CN201580081219 A CN 201580081219A CN 107750388 A CN107750388 A CN 107750388A
Authority
CN
China
Prior art keywords
package
interpolater
release layer
component
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580081219.1A
Other languages
English (en)
Inventor
K-o.李
I.A.萨拉马
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN107750388A publication Critical patent/CN107750388A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6666—High-frequency adaptations for passive devices for decoupling, e.g. bypass capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H01L2224/16157—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16195—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H01L2224/16197—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本文公开了具有带有凹槽的内插器的集成电路（IC）结构。例如，IC结构可包含：具有抗蚀表面的内插器；部署在抗蚀表面中的凹槽，其中凹槽的底部是表面精加工的；以及位于抗蚀表面处的多个导电接触。可公开和/或要求保护其它实施例。

Description

带有具有凹槽的内插器的集成电路结构
技术领域
本公开大体涉及集成电路（IC）的领域，以及更具体地涉及带有具有凹槽的内插器的IC结构。
背景技术
在集成电路（IC）中，内插器有时被用于减少集成电路装置的占据空间。然而，带有内插器的传统结构的高度对于小型化设置（诸如智能手机）可能是过大的。
附图说明
实施例将通过以下详细描述结合附图而容易地理解。为了容易理解该描述，类似参考数字指代类似结构要素。在附图的图中，实施例通过示例方式以及没有通过限制方式而图示。
图1是根据各种实施例的内插器的部分的截面侧视图。
图2是根据各种实施例的具有内插器上封装结构的集成电路（IC）结构的部分的截面侧视图。
图3-11是根据各种实施例按照制造顺序在各种阶段的IC结构的截面侧视图。
图12是根据各种实施例制造内插器的方法的流程图。
图13是根据各种实施例制造具有内插器上封装结构的IC结构的方法的流程图。
图14是根据各种实施例的内插器的部分的截面侧视图。
图15是根据各种实施例的具有内插器上封装结构的IC结构的部分的截面侧视图。
图16是可包含本文公开的任何内插器和IC结构中的一个或多个的示例计算装置的框图。
具体实施方式
本文公开了带有具有凹槽的内插器的集成电路（IC）结构以及相关结构和方法。本文公开的各种实施例中的一些可实现其中内插器包含凹槽的IC结构，使得耦合到内插器的IC封装的一个或多个组件延伸到凹槽中。
基于内插器的结构已经被用于提供高密度逻辑（例如通过堆叠存储器组件）用于小型化装置，诸如智能电话和平板式计算机。尤其，内插器可被用于将IC封装耦合到母板或其它组件以减少装置的占据空间。这可被称为“内插器上封装”或“内插器上贴片”（PoINT）结构。内插器可通过使用电路板制造技术（例如减成工艺）来制造，其成本远少于对于制造IC封装（例如使用半加成工艺）的成本。
传统上，IC封装可采用中级互连（MLI）技术耦合到内插器。这样的技术可包含球状网格阵列（BGA）耦合。当期望高密度时，BGA凸点之间的节距可小于600微米。IC封装与内插器之间的该精细节距在传统上意味着IC封装与内插器之间的“MLI间隙”是非常小的。
虽然小MLI间隙对于限制装置的高度可能看似是可期望的，但是传统基于内插器的结构不能够在无需折衷电力传递性能的情况下实现减少的高度。尤其，部署在内插器上的IC封装通常包含布置的处理装置（例如包含在中央处理单元（CPU）中的处理核）使得IC封装部署在处理装置与内插器之间。当这样的包含处理装置的IC封装部署在内插器上时，电力必须经过内插器传递到处理装置。去耦合电容器传统上布置在电源与其目的地之间以减少噪声，但内插器与IC封装之间的小MLI间隙意味着在内插器与IC封装之间包含足够强的（以及因此大型的）去耦合电容器是不可能的。一些传统方式将去耦合电容器放置在内插器“下面”，在母板与内插器之间。然而，从这样的去耦合电容器经过内插器以及经过IC封装到处理装置的长路径产生以及吸引使处理装置的性能降级的噪声。其它传统方式使用了在IC封装与内插器之间固定到IC封装的“低轮廓（low profile）”电容器（为了减少电容器与处理装置之间的路径的长度），但这些电容器的有限尺寸（例如高度小于200微米）意味着这些电容器提供了不足以实现期望的噪声抑制的电容。确实，低轮廓电容器可具有期望电容的一半或更少的最大电容。
本文公开的各种实施例中的一些将凹槽包含在内插器中以实现在内插器与其上部署的IC封装之间更大相隔（standoff）高度的区域。IC封装的组件可延伸到内插器中的凹槽中。比起先前在无需折衷基于内插器的结构的总体高度的情况下可实现的，这可允许这样的组件在物理上更靠近IC封装上的其它组件。例如，足够强的去耦合电容器（例如具有大约0.47微法拉电容以及大于200微米的高度）可被放置在IC封装的“下侧”上，以及可延伸到在其上部署IC封装的内插器的凹槽中。当处理装置耦合到IC封装的“顶侧”时，去耦合电容器可足够强以及足够靠近处理装置以在无需牺牲MLI密度的情况下实现期望的性能。
在以下详细描述中参考附图，这些附图形成本文的一部分，其中通篇类似数字指派类似部件，以及其中通过可实践图示实施例的方式示出。将要理解的是，在无需脱离本公开范围的情况下，可利用其它实施例以及可进行结构或逻辑改变。因此，以下详细描述不以限制的方式理解，以及实施例的范围由附加的权利要求及其等效来限定。
各种操作通过最有助于理解要求保护的主题的方式，可被依次描述为多个离散动作或操作。然而，描述的顺序不应被理解为意指这些操作是必然依赖顺序的。尤其，这些操作可以不以表示的顺序来执行。描述的操作可以以不同于描述的实施例的顺序来执行。各种额外操作可被执行和/或描述的操作可在额外实施例中被省略。
出于本公开的目的，词组“A和/或B”表示（A）、（B）或（A和B）。出于本公开的目的，词组“A、B、和/或C”表示（A）、（B）、（C）、（A和B）、（A和C）、（B和C）、或（A、B、和C）。
本描述使用词组“在一实施例中”或“在实施例中”，其每个可指相同或不同实施例中的一个或多个。此外，术语“包括”、“包含”、“具有”及其类似（如针对本公开的实施例所使用）是同义的。
如本文中使用，术语“内插器”可指配置成放置在电路板（例如母板）与封装之间的组件。可使用电路板构造技术（例如母板构造技术）来构造内插器。
图1是根据各种实施例的内插器100的部分的截面侧视图。内插器100可具有抗蚀表面102和部署在抗蚀表面102中的凹槽106。凹槽106的底部108可以是表面精加工的。在一些实施例中，凹槽106的底部108可由已经被表面精加工的导电材料112（诸如机械抛光的铜）形成。在一些实施例中，表面精加工可包含镍-钯-金（NiPdAu）精加工或铜有机可焊性防护层（CuOSP）精加工的应用。在一些实施例中，凹槽106的底部108可由绝缘材料（诸如阻焊）形成，以及可不包含导电材料112。
一个或多个导电接触110可位于抗蚀表面102处。根据任何适合的已知技术，抗蚀表面102可形成在积层材料190上，以及可被图案化以暴露导电接触110。任何适合的积层材料可用于本文论述的积层材料，诸如味之素积层膜（ABF）以及半固化（prepreg）积层膜。积层材料190可包含在其中的另外结构，诸如通孔、导电接触、其它装置、或任何其它适合的电或绝缘结构（示出了其中的一些非限制示例）。
凹槽106可具有深度198（在抗蚀表面102下方的积层材料190的“顶部”与凹槽106下方的积层材料190的“顶部”之间测量）。凹槽106的深度198可采用任何适合的值（以及如参考图3-11在下文所论述，可以通过在制造期间改变积层厚度或堆积（stack up）的数量来容易地调节）。例如，在一些实施例中，凹槽106可具有在50微米与300微米之间的深度198。
在一些实施例中，至少两个导电接触110可位于抗蚀表面102处，以及可通过小于600微米的距离间隔开（未在图1中图示），尽管可使用任何适合的间隔。导电接触110中的一个或多个可由铜（例如作为铜垫）形成。在使用中，内插器100可耦合到放置在内插器100“下方”的母板（未示出）。如上文论述，内插器100可路由电信号从母板至耦合到内插器100的其它组件（例如如参考图2在下文所论述，耦合到导电接触110的IC封装）。
图2是根据各种实施例带有内插器上封装结构的IC结构200的部分的截面侧视图。IC结构200可包含内插器100的实施例，如图示。虽然在图2中图示了IC封装和组件的具体数量，但是本文公开的技术可利用成形成具有如期望的更少或更多封装（例如部署在凹槽中）的IC结构。一些这样的实施例的示例参考图14-15在下文论述。
如参考图1在上文所论述，图2的内插器100可具有抗蚀表面102和部署在抗蚀表面102中的凹槽106。凹槽106的底部108可以是表面精加工的。在图2的内插器100的实施例中，导电材料112示出为部署在凹槽106的底部108处。导电材料112可包含在其中激光被用于“切割”开凹槽106的实施例中，如参考图7在下文所论述，以及可充当激光止挡（stop）。在其中另一技术被用于切割开凹槽106（例如机械线切割（routing））的实施例中，可不包含导电材料112。
内插器100可包含部署在抗蚀表面102下的第一积层部分204。第一积层部分204可具有厚度206。内插器100可包含在凹槽106的底部108下的第二积层部分208。第二积层部分208可具有厚度210。厚度206可大于厚度210。如图2中图示，第一积层部分204可包含布置在其中以及与导电接触110电接触的多个电结构，诸如通孔和导电垫。第二积层部分208还可包含布置在其中的多个电结构，诸如通孔和导电垫。
第一积层部分204和第二积层部分208可使用一序列的积层沉积操作来形成，如参考图3-5在下文所论述。尤其，积层的第一阶段可提供第二积层部分208，而第一积层部分204可由积层的第一阶段和跟随积层的第一阶段的积层的第二阶段的组合来提供。
图2的IC结构200包含IC封装228。IC封装228可具有第一表面230、部署为与第一表面230相对的第二表面232、以及位于第二表面232处的一个或多个导电接触234。IC封装228可以是任何适合的IC封装，以及可具有额外的IC封装及部署在其上的其它组件（例如，如下文论述）。尤其，IC封装228可具有耦合到IC封装228的第二表面232的组件214。组件214可以是有源组件（例如依靠能源的组件）或无源组件（例如不引入净能量到电路中的组件）。有源组件的示例可包含射频（RF）电路。在其中组件214是无源组件的实施例中，组件214可包含电容器、电阻器、电感器、或组件的任何组合。
如在图2中图示，IC封装228可耦合到内插器100，使得组件214部署在内插器100与IC封装228之间。导电接触234中的一个或多个可电耦合到导电接触110中对应的一个或多个，以及组件214可延伸到凹槽106中。如图2中图示，在一些实施例中，组件214可以不与内插器100物理接触。在图2中，导电接触234图示为经由部署在抗蚀表面102的导电接触110上的焊球242（例如在由图案化的抗蚀表面102形成的孔径中）耦合到导电接触110。
图2的IC结构200还包含IC组件272。IC组件272例如可以是裸管芯，和/或可以是任何适合的IC组件，诸如芯片上***（SoC）、应用处理器、中央处理单元（CPU）、或过程控制中心（PCH）。IC组件272可位于IC封装228的第一表面230处。在一些实施例中，IC组件272可包含处理核以及组件214可以是用于IC组件272的处理核的去耦合电容器。IC封装228的第二表面232可从内插器100的抗蚀表面102以距离236间隔开。在一些实施例中，距离236可小于250微米。
如上文提及，凹槽106的深度可采用任何适合的值。尤其，凹槽106的深度可鉴于以下来选择：将延伸到凹槽106中的组件214的高度和/或在内插器100与耦合到抗蚀表面102的导电接触110的另一IC封装（例如IC封装228）之间的预计间隔。
图3-11是根据各种实施例，按照制造顺序在各种阶段的IC结构的截面侧视图。尤其，由图3-11图示的制造顺序示出为制造图2的IC结构200。然而，这是简化说明，以及参考图3-11在下文论述的操作可用于制造任何适合的IC结构。此外，虽然参考图3-11在下文论述的各种制造操作以及本文公开的其它方法按照特定顺序论述，但制造操作可按照任何适合的顺序执行。例如，与切割积层材料与脱模层相关的操作（例如，如参考图7在下文所论述）可在抗蚀表面的形成（例如，如参考图6在下文所论述）之前或之后执行。参考图3-11在下文所论述的制造操作还可在不同时间或采用不同设施执行。例如，参考图3-10所论述的操作可作为生产顺序的部分来执行，而参考11所论述的操作可单独作为结构顺序的部分来执行。
图3图示包含积层材料316和在其中和其上布置的电结构312的结构300。尤其，结构300可包含部署在表面310处的第一区域408中的导电材料112和部署在表面310处的第二区域410中的一个或多个导电接触308。导电材料112和导电接触308可由相同材料（例如铜）形成。第一区域408和第二区域410在表面310上可以是非重叠的。结构300可使用任何适合的传统衬底建造工艺来形成。
图4图示在将脱模层402提供在结构300的第一区域408上方之后的结构400。尤其，脱模层402可提供在导电材料112的顶部以及可横跨至少某种程度的导电材料112。在结构400中，导电材料112可部署在脱模层402与积层材料316之间。脱模层402可以不与第二区域410中的导电接触308接触。在一些实施例中，提供脱模层402可包含膏印刷脱模层402。在其它实施例中，提供脱模层402可包含压层脱模层402。用于脱模层402的材料可具有对于导电材料112的弱粘着性，使得它能在稍后制造操作中容易地移除（例如，如参考图8在下文所论述）。任何适合的脱模材料可被用于本文公开的脱模层，诸如具有基于碳的粒子或纤维的基于环氧化物、硅酮或链烷烃的树脂。脱模材料可具有与积层膜（例如半固化膜）和铜的差粘着性。
图5图示在提供积层材料到结构400以及形成额外导电结构510和导电接触110之后的结构500。尤其，积层材料可包含提供在第一区域408上方的积层材料502和提供在第二区域410上方的积层材料508。虽然积层材料502和积层材料508是分开识别的，积层材料502和积层材料508可提供在连续制造操作中。积层材料502可被提供使得脱模层402部署在积层材料502与导电材料112之间。导电结构510（例如导电垫和通孔）可采用积层材料的供应交替地形成（例如通过沉积积层材料、钻出或以其它方式移除积层材料的部分、形成导电结构、然后重复该工艺）。导电接触110可形成在第二区域410上方。没有导电接触或其它导电结构可形成在部署在脱模层402“上方”的积层材料502中或上。
图6图示在将抗蚀表面102形成在结构500上之后的结构600。如参考图1和2在上文所论述，抗蚀表面102可被图案化以暴露第二区域410上方的导电接触110。没有阻焊可施加在第一区域408上方。
图7图示在切割第一区域408上方结构600的积层材料502下至以及包含脱模层402之后的结构700。在一些实施例中，切割积层材料502可通过在第一区域408的边界处激光切割积层材料502来执行。在一些实施例中，用于切割积层材料502下至脱模层402的激光能量可切割穿透脱模层402以及在到达导电材料112（例如硬金属，诸如铜）时停止。能发生切割到的深度可取决于用于执行切割的激光的功率。在其它实施例中，切割积层材料502可通过在第一区域的边界处对积层材料502进行机械线切割来执行。注意，图7是结构的截面侧视图；当从“顶部”观察时，积层材料502可被切割以形成任何期望的形状（例如长方形），以及由此形成具有任何期望的占据面积的凹槽，如下文所论述。
图8图示在移除脱模层402和在结构700的脱模层402上部署的积层材料502之后的结构800。当脱模层402的边缘在激光切割（如图7中示出）之后被暴露时，脱模层402可被机械抬起以及从导电材料112中剥落开，同时移除积层材料502。当脱模层402和积层材料502被移除时，凹槽106可形成以及导电材料112可暴露在凹槽106的底部108处。结构800可以是参考图1在上文描述的内插器100的实施例。尤其，结构800可形成内插器，其具有抗蚀表面102、凹槽106、和位于抗蚀表面102处的一个或多个导电接触110。凹槽106的深度是部署在脱模层402上的积层材料502的厚度的函数。因此，凹槽106的深度可在制造期间通过调节伴随每个层沉积的积层材料的厚度和/或在沉积脱模层402之后形成的层的数量（例如堆积的数量）来设置。
图9图示在表面精加工结构800之后的结构900。在一些实施例中，根据已知技术，表面精加工结构800可包含机械抛光结构900的合适部分。在一些实施例中，表面精加工可包含施加精加工材料，诸如NiPdAu或CuOSP。尤其，导电材料112和导电接触110的暴露的表面可以被表面精加工。结构900的其它部分也可以被表面精加工（例如结构900的“底部”上的第二级互连（SLI））。结构900可以是参考图1在上文论述的内插器100的实施例。尤其，结构900可形成内插器，其具有抗蚀表面102、具有表面抛光的底部108的凹槽106、以及位于抗蚀表面102处的一个或多个导电接触110。
图10图示在提供焊球242到抗蚀表面102处的导电接触110之后的结构1000。可使用传统技术（诸如球状网格阵列（BGA）附连）来提供焊球242。结构1000可以是参考图1在上文论述的内插器100的实施例。尤其，结构1000可形成内插器，其具有抗蚀表面102、具有表面精加工的底部108的凹槽106、以及位于抗蚀表面102处的一个或多个导电接触110。
图11图示在经由焊球242将IC封装228耦合到结构1000之后的结构1100。IC封装228可包含经由焊球242电耦合到导电接触110的导电接触234。结构1000可采取参考图2在上文论述的IC结构200的任何实施例的形式。结构1000还可以是参考图1在上文论述的内插器100的实施例。尤其，结构1000可形成内插器，其具有抗蚀表面102、具有表面精加工的底部108的凹槽106、以及位于抗蚀表面102处的一个或多个导电接触110。IC封装228可在将IC封装228耦合到结构1000之前预组装。
图12是根据各种实施例，制造内插器的方法1200的流程图。虽然可参考内插器100及其组件来论述方法1200的操作，这仅仅是出于说明性目的，以及方法1200可利用来形成任何适合的IC结构。
在1202，可提供结构（例如图3的结构300）。结构可具有表面，其具有第一区域和第二区域（例如图3的表面310的第一区域408和第二区域410）。第一区域和第二区域可以是非重叠的，以及一个或多个导电接触可位于第二区域中的表面处（例如图3的一个或多个导电接触308）。导电材料可位于第一区域中的表面处（例如图3的导电材料112）。
在1204，脱模层可提供到表面的第一区域（例如图4的结构400的脱模层402）。在一些实施例中，脱模层可提供在表面的第一区域中的导电材料上方（例如导电材料112）。在一些实施例中，1204可包含膏印刷脱模层。在一些实施例中，1204可包含压层脱模层。
在1206，积层材料可提供到第一和第二区域（例如图5的结构500相应地第一区域408的积层材料502和第二区域410的积层材料508）。
在1208，一个或多个导电接触可形成在第二区域上方（例如图5的结构500的导电接触110）。
在1210，阻焊可提供在一个或多个导电接触上方（例如，如在形成图6的结构600的抗蚀表面102中图示）。
在1212，可切割积层材料到脱模层（例如，如参考图7的结构700图示的到脱模层402的切割）。在一些实施例中，1212可包含在第一区域的边界处激光切割或机械线切割积层材料。
在1214，脱模层和部署在脱模层上的积层材料可被移除以暴露表面的第一区域（例如，如参考图8的结构800在上文论述，为了暴露导电材料112）。
在一些实施例中，方法1200还可包含：在提供积层材料（在1206）之后以及在切割积层材料（在1212）之前，在第二区域中的积层材料中形成一个或多个导电通孔（例如参考图5在上文论述）。在某些这样的实施例中，方法1200还可包含：提供焊球到在1208形成的导电接触。在一些实施例中，方法1200可包含：表面精加工凹槽的底部。表面精加工可包含机械抛光和/或施加NiPdAU或CuOSP涂饰剂（finish）。
图13是根据各种实施例，制造IC结构的方法1300的流程图。虽然可参考IC结构200及其组件来论述方法1300的操作，但这仅仅是出于说明性目的，以及方法1300可利用来形成任何适合的IC结构。
在1302，可提供内插器（例如图1的内插器100）。在1302提供的内插器可具有：抗蚀表面；部署在抗蚀表面中的凹槽，其中凹槽的底部是表面精加工的；以及位于抗蚀表面处的第一多个导电接触（例如部署在抗蚀表面102中的凹槽106以及第一多个导电接触110）。
在1304，IC封装可耦合到内插器（例如图2的耦合到内插器100的IC封装228）。IC封装可具有：第一表面、第二表面、位于IC封装的第二表面处的第二多个导电接触、以及位于IC封装的第二表面处的组件（例如图2的第一表面230、第二表面232、导电接触234、和组件214）。组件可以是无源组件，诸如电容器。第二多个导电接触可电耦合到第一多个导电接触，以及可布置IC封装使得组件延伸到凹槽中。
本文公开的内插器的各种实施例可包含组件可延伸到其中的多个凹槽。例如，图14是根据各种实施例的内插器100的部分的截面侧视图。图14的内插器100，类似图1的内插器100，可具有抗蚀表面102和部署在抗蚀表面102中的凹槽106。凹槽106可具有底部108。在一些实施例中，底部108可以是表面精加工的。一个或多个导电接触110可位于抗蚀表面102处。根据任何适合的已知技术，抗蚀表面102可形成在积层材料190上，以及可被图案化以暴露导电接触110。积层材料190可包含在其中的另外结构，诸如通孔、导电接触、其它装置、或任何其它适合的电或绝缘结构（为了方便图示而未示出）。
此外，内插器100可包含部署在抗蚀表面102中的额外凹槽1416。凹槽1416可具有底部1492。在一些实施例中，底部1492可以是表面精加工的。凹槽106可具有深度1444以及凹槽1416可具有深度1446。在一些实施例中，深度1444和深度1446可以是不同的。例如，如在图14中图示，深度1446可小于深度1444。凹槽106可具有宽度1462以及凹槽1416可具有宽度1464。在一些实施例中，宽度1462和宽度1464可以是不同的。例如，如在图14中图示，宽度1462可小于宽度1464。图14的内插器100的凹槽、抗蚀表面、和导电接触可采取本文公开的内插器100的任何实施例的形式。
本文公开的IC结构的各种实施例可包含IC结构，其包含具有多个凹槽的内插器和/或延伸到单个凹槽中的多个组件。例如，图15是根据各种实施例的IC结构200的实施例的部分的截面侧视图。图15的IC结构200，类似图2的IC结构200，可包含内插器100的实施例（如图示，图14的内插器100）。
图15的IC结构200包含电耦合到内插器100的导电接触110的IC封装228的导电接触234。IC封装228包含固定到IC封装228的组件214，使得组件214延伸到凹槽106中（例如，根据参考图2在上文论述的任何实施例）。
图15的IC结构200还包含固定到IC封装228的组件1502和1504，使得组件1502和1504延伸到凹槽1416中。组件1502和1504可在凹槽1416中彼此相邻（例如，根据参考图2在上文论述的任何实施例）。如在图15中图示，在一些实施例中，组件214、1502、和1504可以不与内插器100物理接触。
本公开的实施例可实现到使用可得益于本文公开的凹进的导电接触和制造技术的任何内插器、IC封装、或IC封装结构的***中。图16概要图示了根据某些实现（其可包含根据本文公开的任何实施例形成的具有凹槽的内插器）的计算装置1600。例如，内插器100或IC结构200可配置成包含计算装置1600的存储装置1608、处理器1604、或通信芯片1606（如下文论述）。
计算装置1600可以是例如移动通信装置或者桌上型或基于机架的计算装置。计算装置1600可容纳诸如母板1602的板。母板1602可包含多个组件，包含（但不限于）处理器1604和至少一个通信芯片1606。参考计算装置1600在本文论述的任何组件可布置在根据本本文公开的技术的基于内插器的结构中。在另外实现中，通信芯片1606可以是处理器1604的部分。
计算装置1600可包含存储装置1608。在一些实施例中，存储装置1608可包含一个或多个固态驱动器。包含在存储装置1608中的存储装置的示例包含：易失性存储器（例如动态随机存取存储器（DRAM））、非易失性存储区（例如只读存储器ROM）、闪速存储器、以及大容量存储装置（诸如硬盘驱动器、光盘（CD）、数字通用盘（DVD）等等）。
取决于计算装置1600的应用，计算装置1600可包含其它组件，其可以或可以不物理上或电耦合到母板1602。这些其它组件可包含但不限于：图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***（GPS）装置、指南针、盖革计数器、加速计、陀螺仪、扬声器、以及拍摄装置。
通信芯片1606和天线可实现用于来往计算装置1600的数据转移的无线通信。术语“无线”及其衍生可被用于描述可通过非固态介质通过使用调制的电磁辐射来传递数据的电路、装置、***、方法、技术、通信信道等。该术语不意指关联的装置不包含任何电线，尽管在一些实施例中它们可能不包含。通信芯片1606可实现任意数量的无线标准或协议，包含但不限于电气与电子工程师协会（IEEE）标准，其包含：Wi-Fi（IEEE 802.11族）、IEEE802.16标准（例如IEEE 802.16-2005修改）、长期演进（LTE）项目伴随任何修改、更新、和/或修正（例如高级LTE项目、超移动宽带（UMB）项目（还称为“3GPP2”）等）。可兼容宽带广域（BWA）网络的IEEE802.16一般称为WiMAX网络，表示全球微波接入互操作性的首字母缩写，其是通过对于IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1606可根据以下项操作：全球移动通信***（GSM）、通用分组无线电服务（GPRS）、通用移动电信***（UMTS）、高速分组接入（HSPA）、演进HSPA（E-HSPA）、或LTE网路。通信芯片1606可根据以下项操作：用于GSM演进的增强型数据（EDGE）、GSM EDGE无线电接入网络（GERAN）、通用陆地无线电接入网络（UTRAN）、或演进UTRAN（E-UTRAN）。通信芯片1606可根据以下项操作：码分多址（CDMA）、时分多址（TDMA）、数字增强型无绳电信（DECT）、演进数据优化（EV-DO）及其衍生、以及指派为3G、4G、5G及以上的任何其它无线协议。可通信芯片1606可根据其它实施例中的其它无线协议操作。
计算装置1600可包含多个通信芯片1606。例如，第一通信芯片1606可专用于较短距离无线通信（诸如Wi-Fi和蓝牙），以及第二通信芯片1606可专用于较长距离无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其它。在一些实施例中，通信芯片1606可支持有线通信。例如，计算装置1600可包含一个或多个有线服务器。
计算装置1600的处理器1604和/或通信芯片1606可包含IC封装中的其它组件或一个或多个管芯。这样的IC封装可使用任何本文公开的技术（例如使用本文公开的凹槽结构）与内插器或另一封装耦合。术语“处理器”可指处理来自寄存器和/或存储器的电信号以将该电信号转换成可存储在寄存器和/或存储器中的其它电信号的任何装置或装置的部分。
在各种实现中，计算装置1600可以是：膝上型电脑、上网本、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助手（PDA）、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码录像机。在另外实现中，计算装置1600可以是处理数据的任何其它电子装置。在一些实施例中，本文公开的凹进的导电接触可实现在高性能计算装置中。
以下段落提供本文公开的实施例的示例。
示例1是IC结构，包含：具有抗蚀表面的内插器；部署在所述抗蚀表面中的凹槽，其中所述凹槽的底部是表面精加工的；以及位于所述抗蚀表面处的多个导电接触。
示例2可包含示例1的主题，以及还可指定所述多个导电接触是第一多个导电接触，以及所述IC结构还包含IC封装，其具有第一表面、与所述第一表面相对的第二表面、位于所述IC封装的所述第二表面处的第二多个导电接触、以及耦合到所述IC封装的所述第二表面的组件；其中，所述第二多个导电接触电耦合到所述第一多个导电接触，以及布置所述IC封装使得所述组件延伸到所述凹槽中。
示例3可包含示例2的主题，以及还可指定所述组件是具有大于0.5微法拉电容的电容器。
示例4可包含示例2-3中任一项的主题，以及还可指定所述组件具有大于200微米的高度。
示例5可包含示例2-4中任一项的主题，以及还可指定所述IC封装具有位于所述IC封装的所述第一表面处的处理核，以及所述组件是用于所述处理核的去耦合电容器。
示例6可包含示例2-5中任一项的主题，以及还可指定所述IC封装的所述第二表面与所述抗蚀表面之间的距离小于250微米。
示例7可包含示例2-6中任一项的主题，以及还可包括：与所述第一多个导电接触中的一个物理接触以及还与所述第二多个导电接触中的一个物理接触的焊接材料。
示例8可包含示例2-7中任一项的主题，以及还可指定所述组件没有与所述内插器物理接触。
示例9可包含示例1-8中任一项的主题，以及还可指定所述凹槽具有大于100微米的深度。
示例10可包含示例1-9中任一项的主题，以及还可指定所述多个导电接触包括多个铜垫。
示例11可包含示例1-10中任一项的主题，以及还可指定所述内插器是无芯的。
示例12是制造内插器的方法，包含：提供具有表面的结构；提供脱模层到所述表面的第一区域，其中，所述脱模层没有被提供到所述第一表面的第二区域；在提供所述脱模层之后，在所述表面的所述第一和第二区域上方提供积层材料；在所述第二区域上方形成多个导电接触；在所述多个导电接触上方提供阻焊；切割所述积层材料与所述脱模层；以及移除所述脱模层和部署在所述脱模层上的所述积层材料以暴露所述表面的所述第一区域。
示例13可包含示例12的主题，以及还可指定提供所述脱模层包括膏印刷所述脱模层。
示例14可包含示例12-13中任一项的主题，以及还可指定提供所述脱模层包括压层所述脱模层。
示例15可包含示例12-14中任一项的主题，以及还可指定切割所述积层材料与所述脱模层包括在所述第一区域的边界处激光切割所述积层材料与所述脱模层。
示例16可包含示例12-15中任一项的主题，以及还可包括：在提供所述积层材料之后以及在切割所述积层材料与所述脱模层之前，在所述第二区域上方的所述积层材料中形成多个导电通孔。
示例17可包含示例12-16中任一项的主题，以及还可包括：提供焊接材料到所述多个导电接触。
示例18可包含示例12-17中任一项的主题，以及还可指定所述表面的所述第一区域没有包含任何导电接触。
示例19是制造IC结构的方法，包含：提供内插器，其中，所述内插器包含抗蚀表面、部署在所述抗蚀表面中的凹槽，其中，所述凹槽的底部是表面精加工的、以及位于所述抗蚀表面处的第一多个导电接触；以及将集成电路（IC）封装耦合到所述内插器，其中，所述IC封装具有第一表面、与所述第一表面相对的第二表面、位于所述IC封装的所述第二表面处的第二多个导电接触、以及位于所述IC封装的所述第二表面处的组件，并且其中，所述第二多个导电接触电耦合到所述第一多个导电接触，以及布置所述IC封装使得所述组件延伸到所述凹槽中。
示例20可包含示例19的主题，以及还可指定所述IC封装包含位于所述IC封装的所述第一表面处的处理装置。
示例21可包含示例19-20中任一项的主题，以及还可指定所述凹槽具有在50微米与300微米之间的深度。
示例22可包含示例19-21中任一项的主题，以及还可指定所述组件是具有大于0.5微法拉电容的电容器。
示例23可包含示例19-22中任一项的主题，以及还可指定所述组件具有大于200微米的高度。
示例24可包含示例19-23中任一项的主题，以及还可指定所述IC封装具有位于所述IC封装的所述第一表面处的处理核，以及所述组件是用于所述处理核的去耦合电容器。
示例25可包含示例19-24中任一项的主题，以及还可包含：作为将所述IC封装耦合到所述内插器的部分，提供与所述第一多个导电接触中的一个物理接触以及还与所述第二多个导电接触中的一个物理接触的焊接材料。

Claims (25)

1.一种集成电路（IC）结构，包括：
具有抗蚀表面的内插器；
部署在所述抗蚀表面中的凹槽，其中所述凹槽的底部是表面精加工的；以及
位于所述抗蚀表面处的多个导电接触。
2.如权利要求1所述的IC结构，其中，所述多个导电接触是第一多个导电接触，以及其中，所述IC结构还包括：
IC封装，其具有第一表面、与所述第一表面相对的第二表面、位于所述IC封装的所述第二表面处的第二多个导电接触、以及耦合到所述IC封装的所述第二表面的组件；
其中，所述第二多个导电接触电耦合到所述第一多个导电接触，以及布置所述IC封装使得所述组件延伸到所述凹槽中。
3.如权利要求2所述的IC结构，其中，所述组件是具有大于0.5微法拉电容的电容器。
4.如权利要求2所述的IC结构，其中，所述组件具有大于200微米的高度。
5.如权利要求2所述的IC结构，其中，所述IC封装具有位于所述IC封装的所述第一表面处的处理核，以及所述组件是用于所述处理核的去耦合电容器。
6.如权利要求2所述的IC结构，其中，所述IC封装的所述第二表面与所述抗蚀表面之间的距离小于250微米。
7.如权利要求2所述的IC结构，还包括：
与所述第一多个导电接触中的一个物理接触以及还与所述第二多个导电接触中的一个物理接触的焊接材料。
8.如权利要求2所述的IC结构，其中，所述组件没有与所述内插器物理接触。
9.如权利要求1-8中任一项所述的IC结构，其中，所述凹槽具有大于100微米的深度。
10.如权利要求1-8中任一项所述的IC结构，其中，所述多个导电接触包括多个铜垫。
11.如权利要求1-8中任一项所述的IC结构，其中，所述内插器是无芯的。
12.一种制造内插器的方法，包括：
提供具有表面的结构；
提供脱模层到所述表面的第一区域，其中，所述脱模层没有被提供到所述第一表面的第二区域；
在提供所述脱模层之后，在所述表面的所述第一区域和所述第二区域上方提供积层材料；
在所述第二区域上方形成多个导电接触；
在所述多个导电接触上方提供阻焊；
切割所述积层材料与所述脱模层；以及
移除所述脱模层和部署在所述脱模层上的所述积层材料以暴露所述表面的所述第一区域。
13.如权利要求12所述的方法，其中，提供所述脱模层包括膏印刷所述脱模层。
14.如权利要求12所述的方法，其中，提供所述脱模层包括压层所述脱模层。
15.如权利要求12所述的方法，其中，切割所述积层材料与所述脱模层包括在所述第一区域的边界处激光切割所述积层材料与所述脱模层。
16.如权利要求12-15中任一项所述的方法，还包括：在提供所述积层材料之后以及在切割所述积层材料与所述脱模层之前，在所述第二区域上方的所述积层材料中形成多个导电通孔。
17.如权利要求12-15中任一项所述的方法，还包括：提供焊接材料到所述多个导电接触。
18.如权利要求12-15中任一项所述的方法，其中，所述表面的所述第一区域没有包含任何导电接触。
19.一种制造集成电路（IC）结构的方法，包括：
提供内插器，其中，所述内插器包含：
抗蚀表面，
部署在所述抗蚀表面中的凹槽，其中，所述凹槽的底部是表面精加工的，以及
位于所述抗蚀表面处的第一多个导电接触；以及
将集成电路（IC）封装耦合到所述内插器，其中，所述IC封装具有第一表面、与所述第一表面相对的第二表面、位于所述IC封装的所述第二表面处的第二多个导电接触、以及位于所述IC封装的所述第二表面处的组件，以及其中，所述第二多个导电接触电耦合到所述第一多个导电接触，以及布置所述IC封装使得所述组件延伸到所述凹槽中。
20.如权利要求19所述的方法，其中，所述IC封装包含位于所述IC封装的所述第一表面处的处理装置。
21.如权利要求19所述的方法，其中，所述凹槽具有50微米与300微米之间的深度。
22.如权利要求19所述的方法，其中，所述组件是具有大于0.5微法拉电容的电容器。
23.如权利要求19所述的方法，其中，所述组件具有大于200微米的高度。
24.如权利要求19-23中任一项所述的方法，其中，所述IC封装具有位于所述IC封装的所述第一表面处的处理核，以及所述组件是用于所述处理核的去耦合电容器。
25.如权利要求19-23中任一项所述的方法，还包括：作为将所述IC封装耦合到所述内插器的部分，提供与所述第一多个导电接触中的一个物理接触以及还与所述第二多个导电接触中的一个物理接触的焊接材料。
CN201580081219.1A 2015-06-25 2015-06-25 带有具有凹槽的内插器的集成电路结构 Pending CN107750388A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/037808 WO2016209243A1 (en) 2015-06-25 2015-06-25 Integrated circuit structures with interposers having recesses

Publications (1)

Publication Number Publication Date
CN107750388A true CN107750388A (zh) 2018-03-02

Family

ID=57586161

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580081219.1A Pending CN107750388A (zh) 2015-06-25 2015-06-25 带有具有凹槽的内插器的集成电路结构

Country Status (7)

Country Link
US (1) US20170170109A1 (zh)
EP (1) EP3314648A4 (zh)
JP (1) JP2018520507A (zh)
KR (1) KR102484173B1 (zh)
CN (1) CN107750388A (zh)
TW (1) TWI750115B (zh)
WO (1) WO2016209243A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6773367B2 (ja) 2015-06-25 2020-10-21 インテル・コーポレーション パッケージオンパッケージのため凹型導電性コンタクトを有する集積回路構造及び方法
US11550158B2 (en) * 2020-06-24 2023-01-10 Meta Platforms Technologies, Llc Artificial reality system having system-on-a-chip (SoC) integrated circuit components including stacked SRAM

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
US20050087850A1 (en) * 2003-08-28 2005-04-28 Kyocera Corporation Wiring board and semiconductor device
US20110068444A1 (en) * 2009-09-23 2011-03-24 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Open Cavity in TSV Interposer to Contain Semiconductor Die in WLCSMP
JP2015072984A (ja) * 2013-10-02 2015-04-16 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
US20150156880A1 (en) * 2013-11-29 2015-06-04 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP2015106610A (ja) * 2013-11-29 2015-06-08 イビデン株式会社 電子部品内蔵基板、電子部品内蔵基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1901181B (zh) * 2000-09-25 2012-09-05 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
KR20060026130A (ko) * 2004-09-18 2006-03-23 삼성전기주식회사 칩패키지를 실장한 인쇄회로기판 및 그 제조방법
US7491567B2 (en) * 2005-11-22 2009-02-17 Honeywell International Inc. MEMS device packaging methods
US7936567B2 (en) * 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
US8035216B2 (en) * 2008-02-22 2011-10-11 Intel Corporation Integrated circuit package and method of manufacturing same
US8338936B2 (en) * 2008-07-24 2012-12-25 Infineon Technologies Ag Semiconductor device and manufacturing method
JP2010219367A (ja) * 2009-03-18 2010-09-30 Sharp Corp 有機プリント基板の製造方法及び有機プリント基板、並びに、有機プリント基板を用いた高周波モジュール
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
JP2012084799A (ja) * 2010-10-14 2012-04-26 Panasonic Corp 電子回路
TWI492680B (zh) * 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US9204552B2 (en) * 2012-01-26 2015-12-01 Ibiden Co., Ltd. Printed wiring board
US9620463B2 (en) * 2015-02-27 2017-04-11 Qualcomm Incorporated Radio-frequency (RF) shielding in fan-out wafer level package (FOWLP)
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
JP6773367B2 (ja) * 2015-06-25 2020-10-21 インテル・コーポレーション パッケージオンパッケージのため凹型導電性コンタクトを有する集積回路構造及び方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
US20050087850A1 (en) * 2003-08-28 2005-04-28 Kyocera Corporation Wiring board and semiconductor device
US20110068444A1 (en) * 2009-09-23 2011-03-24 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Open Cavity in TSV Interposer to Contain Semiconductor Die in WLCSMP
JP2015072984A (ja) * 2013-10-02 2015-04-16 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
US20150156880A1 (en) * 2013-11-29 2015-06-04 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
JP2015106610A (ja) * 2013-11-29 2015-06-08 イビデン株式会社 電子部品内蔵基板、電子部品内蔵基板の製造方法

Also Published As

Publication number Publication date
WO2016209243A1 (en) 2016-12-29
TWI750115B (zh) 2021-12-21
KR20180020287A (ko) 2018-02-27
US20170170109A1 (en) 2017-06-15
JP2018520507A (ja) 2018-07-26
EP3314648A1 (en) 2018-05-02
TW201701372A (zh) 2017-01-01
KR102484173B1 (ko) 2023-01-02
EP3314648A4 (en) 2019-01-09

Similar Documents

Publication Publication Date Title
US10424561B2 (en) Integrated circuit structures with recessed conductive contacts for package on package
US10249598B2 (en) Integrated circuit package having wirebonded multi-die stack
US9412625B2 (en) Molded insulator in package assembly
US9601421B2 (en) BBUL material integration in-plane with embedded die for warpage control
CN107743652A (zh) 多层封装
US20220068750A1 (en) Semiconductor device and method of forming the same
US11581271B2 (en) Methods to pattern TFC and incorporation in the ODI architecture and in any build up layer of organic substrate
US11276634B2 (en) High density package substrate formed with dielectric bi-layer
US8143712B2 (en) Die package structure
CN107750388A (zh) 带有具有凹槽的内插器的集成电路结构
CN107548519A (zh) 用于半导体器件的具有高高宽比的穿过电介质的导电路径
US20180068939A1 (en) Redistribution layer lines
US10403604B2 (en) Stacked package assembly with voltage reference plane
TWI567923B (zh) 拓撲的金屬熔絲
US20220359337A1 (en) High-power die heat sink
US20220359338A1 (en) High-power die heat sink with vertical heat path

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180302