CN107749709B - 一种用于fpga芯片的电荷泵 - Google Patents

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Abstract

本发明公开了一种用于FPGA芯片的电荷泵，包括差分输入电路、共模负反馈电路、电流不匹配校正电路、输出差模清零电路、差分输出电路；所述差分输入电路连接所述差分输出电路，用于产生电荷泵的最终输出电压；所述差分输出电路包括两个输出端，分别连接共模负反馈电路和电流不匹配校正电路，用于分别向所述共模负反馈电路提供共模检测电平、向所述电流不匹配校正电路提供电流不匹配检测电平；所述共模负反馈电路连接差分输入电路，用于将所述共模检测电平补偿到差分输入电路的输出端；所述电流不匹配校正电路连接所述差分输出电路，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出。本发明提升了电荷泵线性度。

Description

一种用于FPGA芯片的电荷泵
技术领域
本发明属于时钟控制领域，具体涉及一种用于FPGA芯片的电荷泵。
背景技术
FPGA(Field-Programmable Gate Array，现场可编程门阵列)是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。FPGA内部通常有多个PLL(Phase Locked Loop，锁相环)。PLL在FPGA内部用于生成高品质的时钟。PLL通常由鉴相器、电荷泵、滤波器、压控振荡器、分频器构成。电荷泵是FPGA中PLL的重要组成部分。
电荷泵在设计中通常存在充放电电流不匹配、电容器件漏电、饱和输出电压受限等问题。在现有的一种实施方式中，参看图1和图2，电荷泵三种工作状态：超前，滞后，锁定。其具体工作过程为：超前时up＝1，dn＝0；滞后时up＝0，dn＝1；锁定时up＝0，dn＝0。信号upb和dnb分别是up和dn的反相。超前时Mn6导通，Mn3导通，输出节点outn对地放电，outn电位降低；Mn5断开，Mn4断开，输出节点被Mp1充电，outp电位升高。滞后时Mn6断开，Mn3断开，输出节点outn被Mp2充电，电位升高；Mn5导通，Mn4导通，输出节点outp对地放电，电位降低。锁定时Mn6断开，Mn3导通，Mp2的电流全部经Mn2流入地，outn电位保持不变；Mn5导通，Mn4断开，Mp1的电流全部经Mn1流入地，outp电位保持不变。
然而，现有的上述方案由于采用差分输出原因，会导致其输出电压的共模范围不受控，共模电压偏至电源电压或地电压时电路会失效，不能正常工作；此外，电流镜采用单管结构，输出阻抗较低，会由于共模点的不同导致MOS管的充放电不相等；除匹配因素，电荷泵的负载电容漏电也会引起共模电平漂移。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种用于FPGA芯片的电荷泵。本发明要解决的技术问题通过以下技术方案实现：
一种用于FPGA芯片的电荷泵，包括差分输入电路、共模负反馈电路、电流不匹配校正电路、输出差模清零电路、差分输出电路；
所述差分输入电路连接所述差分输出电路，用于产生电荷泵的最终输出电压；
所述差分输出电路包括两个输出端，分别连接共模负反馈电路和电流不匹配校正电路，用于分别向所述共模负反馈电路提供共模检测电平、向所述电流不匹配校正电路提供电流不匹配检测电平；
所述共模负反馈电路连接差分输入电路，用于将所述共模检测电平补偿到差分输入电路的输出端，使差分输入电路的输出端的共模信号稳定；
所述电流不匹配校正电路连接所述差分输出电路，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出，以使两个差分输出分别都能保证各自的充电与放电电流相匹配；
所述输出差模清零电路连接所述差分输出电路，用于在电路启动工作时清空所述差分输出电路差分对管输出的差模信号。
进一步地，还包括偏置电路，所述偏置电路连接所述电流不匹配校正电路，用于向所述电流不匹配校正电路提供偏置电流，以增强输出充电和放电电流的匹配。
进一步地，还包括使能开关，所述使能开关连接所述偏置电路和所述共模负反馈电路，用于控制所述电荷泵的共模负反馈直流检测电压从电压源到接地端的导通或断开，以降低在锁相环不使能时的静态功耗。
进一步地，所述差分输入电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一端口、第二端口、第三端口、第四端口；其中，
所述第一晶体管栅极连接第一端口，所述第一晶体管源极连接第二晶体管源极、第三晶体管漏极，所述第一晶体管漏极连接所述差分输出电路；
所述第二晶体管栅极连接第二端口，所述第二晶体管漏极连接所述差分输出电路；
所述第三晶体管栅极连接所述偏置电路、第四晶体管栅极，所述第三晶体管源极连接第五晶体管漏极；
所述第四晶体管栅极连接所述偏置电路，所述第四晶体管源极连接第六晶体管漏极，所述第四晶体管漏极连接第七晶体管源极、第八晶体管源极；
所述第五晶体管栅极连接所述偏置电路、所述第六晶体管栅极，所述第五晶体管源极连接接地端；
所述第六晶体管栅极连接所述偏置电路，所述第六晶体管源极连接接地端；
所述第七晶体管栅极连接第三端口，所述第七晶体管漏极连接所述差分输出电路；
所述第八晶体管栅极连接第四端口，所述第八晶体管漏极连接所述差分输出电路。
进一步地，所述电流不匹配校正电路包括：第一运算放大器、第二运算放大器、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第四十晶体管、第四十一晶体管、第四十四晶体管、第四十五晶体管；其中，
所述第一运算放大器同相输入端连接所述第四十晶体管漏极、第九晶体管漏极，所述第一运算放大器反相输入端连接所述差分输出电路，所述第一运算放大器输出端连接第十晶体管栅极，所述第四十晶体管源极连接所述第四十四晶体管漏极；所述第九晶体管源极连接所述第十晶体管漏极，所述第九晶体管栅极连接第十一晶体管栅极、所述偏置电路；所述第十晶体管源极连接电源端、所述第十晶体管栅极还连接第十二晶体管栅极；所述第十一晶体管漏极连接所述差分输出电路，所述第十一晶体管源极连接所述第十二晶体管漏极，所述第十一晶体管栅极连接第十三晶体管栅极；所述第十二晶体管源极连接所述电源端；所述第十三晶体管栅极连接所述第十四晶体管栅极，所述第十三晶体管源极连接第十五晶体管漏极，所述第十三晶体管漏极连接第二运算放大器同相输入端、所述第四十一晶体管漏极，所述第四十一晶体管源极连接所述第四十五晶体管漏极；所述第二运算放大器反相输入端连接所述差分输出电路；所述第十四晶体管栅极连接所述偏置电路，所述第十四晶体管源极连接第十六晶体管漏极，所述第十四晶体管漏极连接所述差分输出电路；所述第十五晶体管栅极连接所述第二运算放大器输出端、所述第十六晶体管栅极，所述第十五晶体管源极、所述第十六晶体管源极均连接电源端。
进一步地，所述偏置电路包括：第二十五晶体管、第三十四晶体管、第三十五晶体管、第三十六晶体管、第三十八晶体管、第三十九晶体管、第四十二晶体管、第四十三晶体管、第四十六晶体管；其中，
所述第二十五晶体管栅极连接所述第四晶体管栅极，所述第二十五晶体管源极连接第三十四晶体管漏极，所述第二十五晶体管漏极连接第五端口、所述输出差模清零电路；
第三十四晶体管栅极连接所述第六晶体管栅极；
所述第三十五晶体管源极连接所述第三十六晶体管漏极，所述第三十五晶体管漏极连接第六端口、所述输出差模清零电路；
所述第三十八晶体管栅极连接所述第三十八晶体管漏极、第三十九晶体管栅极、第四十晶体管栅极、第四十一晶体管栅极，所述第三十八晶体管源极连接所述第四十二晶体管源极、第四十三晶体管源极、第四十四晶体管源极、第四十五晶体管源极、地电压端；第三十八晶体管漏极连接第一电流源输出端；
所述第三十九晶体管源极连接所述第四十三晶体管漏极，所述第三十九晶体管漏极连接第四十六晶体管漏极；
所述第四十二晶体管栅极连接所述第四十三晶体管栅极连接所述第四十四晶体管栅极、所述第四十五晶体管栅极，所述第四十二晶体管漏极连接第二电流源输出端；
所述第四十六晶体管栅极连接所述第四十六晶体管漏极、所述第九晶体管栅极，所述第四十六晶体管源极连接所述第一电流源输入端、第二电流源输入端、所述电源端。
进一步地，所述差分输出电路包括：第三十三晶体管、第三十七晶体管；
所述第三十三晶体管栅极连接第三十七晶体管栅极，所述第三十三晶体管漏极连接所述第五端口、所述第十一晶体管漏极；
所述第三十七晶体管漏极连接所述第十四晶体管漏极、所述第六端口。
进一步地，所述共模负反馈电路包括：第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十七晶体管、第二十八晶体管、第二十九晶体管、第三十晶体管、第三十二晶体管、第一电阻、第二电阻；其中，
所述第十七晶体管栅极连接第五端口，所述第十七晶体管源极连接第十八晶体管源极、第十九晶体管漏极，所述第十七晶体管漏极连接第二十晶体管漏极、第二十一晶体管漏极、第二十一晶体管栅极；
所述第十八晶体管栅极连接第二十二晶体管、第一电阻一端、第二电阻一端、第一电容正极、电源分压端，所述第二电阻另一端连接所述电源端，所述第十八晶体管漏极连接所述第二十二晶体管漏极、第二十三晶体管漏极、第二十四晶体管栅极；
所述第十九晶体管栅极连接第二十五晶体管栅极、第二十六晶体管栅极，所述第十九晶体管源极连接第二十七晶体管漏极；
所述第二十晶体管栅极连接第六端口，所述第二十晶体管源极连接所述第二十二晶体管源极、所述第二十六晶体管漏极；
所述第二十一晶体管源极连接第二十九晶体管源极、第三十晶体管源极、所述第二十四晶体管源极、所述电源端；
所述第二十二晶体管源极连接第二十六晶体管漏极；
第二十三晶体管栅极连接所述第十四晶体管栅极、第三十三晶体管栅极，所述第二十三晶体管源极连接所述第二十四晶体管漏极；
所述第二十四晶体管栅极连接所述第二十九晶体管栅极；
所述第二十六晶体管栅极连接第三十五晶体管栅极，所述第二十六晶体管源极连接所述第三十二晶体管漏极；
所述第二十七晶体管栅极连接所述第三十二晶体管栅极、所述第三十四晶体管栅极，所述第二十七晶体管源极连接所述第三十四晶体管源极、所述第三十二晶体管源极、第三十六晶体管源极、第二十八晶体管源极、所述第一电容负极、所述地电压端；
所述第二十八晶体管栅极连接所述第二十八晶体管漏极、所述第一电阻另一端；
所述第二十九晶体管栅极连接所述第三十晶体管栅极，所述第二十九晶体管漏极连接所述第三十三晶体管源极、所述第八晶体管漏极、所述第二晶体管漏极；
所述第三十晶体管漏极连接第三十六晶体管源极、所述第一晶体管漏极、所述第七晶体管漏极；
第三十二晶体管栅极连接所述第三十六晶体管栅极。
进一步地，所述使能开关包括第一使能开关、第二使能开关、第三使能开关；
所述第一使能开关连接在所述电源端与所述第二电阻之间，用于控制所述电源端与所述第二电阻通路的接通或断开；
所述第二使能开关连接在所述第四十二晶体管栅极与所述地电压端之间；
所述第三使能开关连接在所述第三十八晶体管栅极与所述地电压端之间。
进一步地，所述第一使能开关、所述第二使能开关、所述第三使能开关均为晶体管开关。
与现有技术相比，本发明的有益效果：
本发明的用于FPGA芯片的电荷泵通过设计的共模负反馈电路利用监测差分输出电路的共模电压，动态调整电流，保证电荷泵最终输出共模电压始终趋向于设定的电压，保证电路正常工作；此外受益于本发明，后级滤波器的大尺寸电容的漏电问题也得以解决；同时由于不匹配电流校正电路的引入，输出电压在任意值时，输出端充电电流和放电电流的匹配性都得到了提升，保证大范围输出电压内电荷泵有线性的单步电压阶跃，进一步提升了电荷泵的线性度。
附图说明
图1是现有技术中的电荷泵电路示意图。
图2是现有技术一个具体应用中的电荷泵电路图。
图3是本发明的用于FPGA芯片的电荷泵模块框图。
图4是本发明另一实施例中的用于FPGA芯片的电荷泵模块框图。
图5是本发明一个具体实施方式中的用于FPGA芯片的电荷泵电路图。
图6是本发明一个具体实施方式中电荷泵超前工作状态原理图。
图7是本发明一个具体实施方式中电荷泵滞后工作状态原理图。
图8是本发明一个具体实施方式中电荷泵锁定工作状态原理图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例1：
图3是本发明实施例的用于FPGA芯片的电荷泵模块框图，包括差分输入电路1、共模负反馈电路2、电流不匹配校正电路3、输出差模清零电路4、差分输出电路5；
所述差分输入电路1连接所述差分输出电路5，用于产生电荷泵的最终输出电压；
所述差分输出电路5包括两个输出端，分别连接共模负反馈电路2和电流不匹配校正电路3，用于分别向所述共模负反馈电路2提供共模检测电平、向所述电流不匹配校正电路3提供电流不匹配检测电平；
所述共模负反馈电路2连接差分输入电路1，用于将所述共模检测电平补偿到差分输入电路1的输出端，使差分输入电路1的输出端的共模信号稳定；
所述电流不匹配校正电路3连接所述差分输出电路5，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出，以使两个差分输出分别都能保证各自的充电与放电电流相匹配；
所述输出差模清零电路4连接所述差分输出电路5，用于在电路启动工作时清空所述差分输出电路5差分对管输出的差模信号。
本发明的电荷泵削弱了输出电压共模变化对电流匹配的影响，增强了两条输出支路在不同输出电压下各自充电电流和放电电流的匹配性，提升电荷泵线性度。
在一个具体实施方式中，参看图4，还包括偏置电路6，所述偏置电路6连接所述电流不匹配校正电路3，用于向所述电流不匹配校正电路3提供偏置电流，以增强输出充电和放电电流的匹配。,
在一个具体实施方式中，还包括使能开关7，所述使能开关7连接所述偏置电路6和所述共模负反馈电路2，用于控制所述电荷泵的共模负反馈直流检测电压从电压源到接地端的导通或断开，以降低在锁相环不使能时的静态功耗。
本实施提供了一个具体实例，以更好的描述本发明的构思，参看图5所示的电路图。所述差分输入电路1包括：第一晶体管xi7、第二晶体管xi6、第三晶体管xi5、第四晶体管xi2、第五晶体管xi4、第六晶体管xi3、第七晶体管xi0、第八晶体管xi1、第一端口dnb、第二端口dn、第三端口up、第四端口upb；其中，
所述第一晶体管xi7栅极连接第一端口dnb，所述第一晶体管xi7源极连接第二晶体管xi6源极、第三晶体管xi5漏极，所述第一晶体管xi7漏极连接所述差分输出电路5；
所述第二晶体管xi6栅极连接第二端口dn，所述第二晶体管xi6漏极连接所述差分输出电路5；
所述第三晶体管xi5栅极连接所述偏置电路6、第四晶体管xi2栅极，所述第三晶体管xi5源极连接第五晶体管xi4漏极；
所述第四晶体管xi2栅极连接所述偏置电路6，所述第四晶体管xi2源极连接第六晶体管xi3漏极，所述第四晶体管xi2漏极连接第七晶体管xi0源极、第八晶体管xi1源极；
所述第五晶体管xi4栅极连接所述偏置电路6、所述第六晶体管xi3栅极，所述第五晶体管xi4源极连接接地端；
所述第六晶体管xi3栅极连接所述偏置电路6，所述第六晶体管xi3源极连接接地端；
所述第七晶体管xi0栅极连接第三端口up，所述第七晶体管xi0漏极连接所述差分输出电路5；
所述第八晶体管xi1栅极连接第四端口upb，所述第八晶体管xi1漏极连接所述差分输出电路5。
所述电流不匹配校正电路3包括：第一运算放大器I11、第二运算放大器I12、第九晶体管M3、第十晶体管M2、第十一晶体管M5、第十二晶体管M6、第十三晶体管M11、第十四晶体管M10、第十五晶体管M13、第十六晶体管M12、第四十晶体管M1、第四十一晶体管M9、第四十四晶体管M0、第四十五晶体管M8；其中，
所述第一运算放大器I11同相输入端连接所述第四十晶体管M1漏极、第九晶体管M3漏极，所述第一运算放大器I11反相输入端连接所述差分输出电路5，所述第一运算放大器I11输出端连接第十晶体管M2栅极，所述第四十晶体管M1源极连接所述第四十四晶体管M0漏极；所述第九晶体管M3源极连接所述第十晶体管M2漏极，所述第九晶体管M3栅极连接第十一晶体管M5栅极、所述偏置电路6；所述第十晶体管M2源极连接电源端、所述第十晶体管M2栅极还连接第十二晶体管M6栅极；所述第十一晶体管M5漏极连接所述差分输出电路5，所述第十一晶体管M5源极连接所述第十二晶体管M6漏极，所述第十一晶体管M5栅极连接第十三晶体管M11栅极；所述第十二晶体管M6源极连接所述电源端；所述第十三晶体管M11栅极连接所述第十四晶体管M10栅极，所述第十三晶体管M11源极连接第十五晶体管M13漏极，所述第十三晶体管M11漏极连接第二运算放大器I12同相输入端、所述第四十一晶体管M9漏极，所述第四十一晶体管M9源极连接所述第四十五晶体管M8漏极；所述第二运算放大器I12反相输入端连接所述差分输出电路5；所述第十四晶体管M10栅极连接所述偏置电路6，所述第十四晶体管M10源极连接第十六晶体管M12漏极，所述第十四晶体管M10漏极连接所述差分输出电路5；所述第十五晶体管M13栅极连接所述第二运算放大器I12输出端、所述第十六晶体管M12栅极，所述第十五晶体管M13源极、所述第十六晶体管M12源极均连接电源端。
所述偏置电路6包括：第二十五晶体管xi8、第三十四晶体管xi9、第三十五晶体管xi11、第三十六晶体管xi10、第三十八晶体管xi56、第三十九晶体管xi44、第四十二晶体管M4、第四十三晶体管xi45、第四十六晶体管xi43；其中，
所述第二十五晶体管xi8栅极连接所述第四晶体管xi2栅极，所述第二十五晶体管xi8源极连接第三十四晶体管xi9漏极，所述第二十五晶体管xi8漏极连接第五端口cpi_p、所述输出差模清零电路4；
第三十四晶体管xi9栅极连接所述第六晶体管xi3栅极；
所述第三十五晶体管xi11源极连接所述第三十六晶体管xi10漏极，所述第三十五晶体管xi11漏极连接第六端口cpi_n、所述输出差模清零电路4；
所述第三十八晶体管xi56栅极连接所述第三十八晶体管xi56漏极、第三十九晶体管xi44栅极、第四十晶体管M1栅极、第四十一晶体管M9栅极，所述第三十八晶体管xi56源极连接所述第四十二晶体管M4源极、第四十三晶体管xi45源极、第四十四晶体管M0源极、第四十五晶体管M8源极、地电压端；第三十八晶体管xi56漏极连接第一电流源I6输出端；
所述第三十九晶体管xi44源极连接所述第四十三晶体管xi45漏极，所述第三十九晶体管xi44漏极连接第四十六晶体管xi43漏极；
所述第四十二晶体管M4栅极连接所述第四十三晶体管xi45栅极连接所述第四十四晶体管M0栅极、所述第四十五晶体管M8栅极，所述第四十二晶体管M4漏极连接第二电流源I5输出端；
所述第四十六晶体管xi43栅极连接所述第四十六晶体管xi43漏极、所述第九晶体管M3栅极，所述第四十六晶体管xi43源极连接所述第一电流源I6输入端、第二电流源I5输入端、所述电源端。
所述差分输出电路5包括：第三十三晶体管xi13、第三十七晶体管xi12；
所述第三十三晶体管xi13栅极连接第三十七晶体管xi12栅极，所述第三十三晶体管xi13漏极连接所述第五端口cpi_p、所述第十一晶体管M5漏极；
所述第三十七晶体管xi12漏极连接所述第十四晶体管M10漏极、所述第六端口cpi_n。
所述共模负反馈电路2包括：第十七晶体管xi42、第十八晶体管xi41、第十九晶体管xi38、第二十晶体管xi39、第二十一晶体管xi47、第二十二晶体管xi40、第二十三晶体管xi48、第二十四晶体管xi49、第二十七晶体管xi37、第二十八晶体管xi112、第二十九晶体管xi14、第三十晶体管xi15、第三十二晶体管xi36、第一电阻xi109、第二电阻xi105；其中，
所述第十七晶体管xi42栅极连接第五端口cpi_p，所述第十七晶体管xi42源极连接第十八晶体管xi41源极、第十九晶体管xi38漏极，所述第十七晶体管xi42漏极连接第二十晶体管xi39漏极、第二十一晶体管xi47漏极、第二十一晶体管xi47栅极；
所述第十八晶体管xi41栅极连接第二十二晶体管xi40、第一电阻xi109一端、第二电阻xi105一端、第一电容xi96正极、电源分压端vcom，所述第二电阻xi105另一端连接所述电源端，所述第十八晶体管xi41漏极连接所述第二十二晶体管xi40漏极、第二十三晶体管xi48漏极、第二十四晶体管xi49栅极；
所述第十九晶体管xi38栅极连接第二十五晶体管xi8栅极、第二十六晶体管xi35栅极，所述第十九晶体管xi38源极连接第二十七晶体管xi37漏极；
所述第二十晶体管xi39栅极连接第六端口cpi_n，所述第二十晶体管xi39源极连接所述第二十二晶体管xi40源极、所述第二十六晶体管xi35漏极；
所述第二十一晶体管xi47源极连接第二十九晶体管xi14源极、第三十晶体管xi15源极、所述第二十四晶体管xi49源极、所述电源端；
所述第二十二晶体管xi40源极连接第二十六晶体管xi35漏极；
第二十三晶体管xi48栅极连接所述第十四晶体管M10栅极、第三十三晶体管xi13栅极，所述第二十三晶体管xi48源极连接所述第二十四晶体管xi49漏极；
所述第二十四晶体管xi49栅极连接所述第二十九晶体管xi14栅极；
所述第二十六晶体管xi35栅极连接第三十五晶体管xi11栅极，所述第二十六晶体管xi35源极连接所述第三十二晶体管xi36漏极；
所述第二十七晶体管xi37栅极连接所述第三十二晶体管xi36栅极、所述第三十四晶体管xi9栅极，所述第二十七晶体管xi37源极连接所述第三十四晶体管xi9源极、所述第三十二晶体管xi36源极、第三十六晶体管xi10源极、第二十八晶体管xi112源极、所述第一电容xi96负极、所述地电压端；
所述第二十八晶体管xi112栅极连接所述第二十八晶体管xi112漏极、所述第一电阻xi109另一端；
所述第二十九晶体管xi14栅极连接所述第三十晶体管xi15栅极，所述第二十九晶体管xi14漏极连接所述第三十三晶体管xi13源极、所述第八晶体管xi1漏极、所述第二晶体管xi6漏极；
所述第三十晶体管xi15漏极连接第三十六晶体管xi12源极、所述第一晶体管xi7漏极、所述第七晶体管xi0漏极；
第三十二晶体管xi36栅极连接所述第三十六晶体管xi10栅极。
在一个具体实施方式中，所述使能开关7包括第一使能开关xi29、第二使能开关M7、第三使能开关xi77；
所述第一使能开关xi29连接在所述电源端与所述第二电阻xi105之间，用于控制所述电源端与所述第二电阻xi105通路的接通或断开；
所述第二使能开关M7连接在所述第四十二晶体管M4栅极与所述地电压端之间；
所述第三使能开关xi77连接在所述第三十八晶体管xi56栅极与所述地电压端之间。
优选的，所述第一使能开关xi29、所述第二使能开关M7、所述第三使能开关xi77均为晶体管开关。
下面针对上述具体电路图对本发明的工作原理进行说明，电荷泵在工作前首先通过cp_rst端口控制I8传输门短接cpi_p和cpi_n端口，清空差分输出的差模信号，保证电荷泵起始误差为零。
如图6-图8所示，依次对应电荷泵的三种工作状态：up(超前)、dn(滞后)、idle(空闲，已锁定)。超前时(Icp+Iup_adj)>Icn，cpi_p电压上升；(Icp+Idn_adj)<(Idnb+Iup+Icn)，cpi_n电压下降。滞后时(Icp+Iup_adj)<(Idn+Iupb+Icn)，cpi_p电压下降；(Icp+Idn_adj)>Icn，cpi_n电压上升。锁定时(Icp+Iup_adj)＝(Iupb+Icn)，cpi_p电压不变；(Icp+Idn_adj)＝(Idnb+Icn)，cpi_n电压不变。图6中Icn是原理图中的xi9和xi10。虚线框中的电容是电荷泵的下一级模块低通滤波器的一部分。
具体的，vcom是电源电压的分压，电源电压固定，所以vcom是设定的一个固定电压值。差分对xi39～xi42监测输出端cpi_p和cpi_n的共模电压。vcom电压和共模电压作比较，共模电压低于vcom时，xi37和xi36的电流大部分通过xi40和xi41，即xi49的电流增大。而xi14和xi15电流与xi49电流成正比，使流过输出端cpi_p和cpi_n的电流大于xi9和xi10的下拉电流，则cpi_p和cpi_n共模电压上升，直到cpi_p和cpi_n的共模电压相等时停止调整。这种负反馈电路可以稳定输出共模电压，使最终输出共模电压与设计选择的vcom电压相等。当电荷泵检测到PLL(锁相环)的两个输入时钟有频率差或相位差时，电荷泵电路输出cpi_p和cpi_n的电压分别向电源电压和地电压移动，为了保证PLL两输入时钟频率或相位有突变时，电路的大信号响应能有足够的裕度，不至于cpi_p、cpi_n冲到电源电压和地电压产生非线性失真，本发明选vcom电压为电源电压的一半。当差分输出不在输出共模范围中间时，电荷泵的充电和放电支路由于输出阻抗有限，会导致电路不匹配，本发明通过加入电流不匹配校正电路通过分别检测cpi_p和cpi_n电压，动态补偿一部分电流进入cpi_p和cpi_n端，保证在整个电压范围均有较好的线性。同时电路中的套筒电流镜增高了输出端的输出阻抗，使输出电流与输出电压弱相关，保证不同输出电压时电流的一致性。分压支路和电流源支路受xi29、M7、xi77影响，电路的pwdnbb控制上述三个MOS管，关闭电荷泵电路从电源到地的通路，消除电荷泵电路的静态功耗。
本发明的用于FPGA芯片的电荷泵通过设计的共模负反馈电路利用监测差分输出电路的共模电压，动态调整电流，保证电荷泵最终输出共模电压始终趋向于设定的电压，保证电路正常工作；此外受益于本发明，后级滤波器的大尺寸电容的漏电问题也得以解决；同时由于不匹配电流校正电路的引入，输出电压在任意值时，输出端充电电流和放电电流的匹配性都得到了提升，保证大范围输出电压内电荷泵有线性的单步电压阶跃，进一步提升了电荷泵的线性度。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (4)

1.一种用于FPGA芯片的电荷泵，其特征在于，包括差分输入电路(1)、共模负反馈电路(2)、电流不匹配校正电路(3)、输出差模清零电路(4)、差分输出电路(5)、偏置电路(6)；
所述差分输入电路(1)连接所述差分输出电路(5)，用于产生电荷泵的最终输出电压；
所述差分输出电路(5)包括两个输出端，分别连接共模负反馈电路(2)和电流不匹配校正电路(3)，用于分别向所述共模负反馈电路(2)提供共模检测电平、向所述电流不匹配校正电路(3)提供电流不匹配检测电平；
所述共模负反馈电路(2)连接差分输入电路(1)，用于将所述共模检测电平补偿到差分输入电路(1)的输出端，使差分输入电路(1)的输出端的共模信号稳定；
所述电流不匹配校正电路(3)连接所述差分输出电路(5)，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出，以使两个差分输出分别都能保证各自的充电与放电电流相匹配；
所述输出差模清零电路(4)连接所述差分输出电路(5)，用于在电路启动工作时清空所述差分输出电路(5)差分对管输出的差模信号；
所述偏置电路(6)连接所述电流不匹配校正电路(3)，用于向所述电流不匹配校正电路(3)提供偏置电流，以增强输出充电和放电电流的匹配；
所述差分输入电路(1)包括：第一晶体管(xi7)、第二晶体管(xi6)、第三晶体管(xi5)、第四晶体管(xi2)、第五晶体管(xi4)、第六晶体管(xi3)、第七晶体管(xi0)、第八晶体管(xi1)、第一端口(dnb)、第二端口(dn)、第三端口(up)、第四端口(upb)；其中，
所述第一晶体管(xi7)栅极连接第一端口(dnb)，所述第一晶体管(xi7)源极连接第二晶体管(xi6)源极、第三晶体管(xi5)漏极，所述第一晶体管(xi7)漏极连接所述差分输出电路(5)；
所述第二晶体管(xi6)栅极连接第二端口(dn)，所述第二晶体管(xi6)漏极连接所述差分输出电路(5)；
所述第三晶体管(xi5)栅极连接所述偏置电路(6)、第四晶体管(xi2)栅极，所述第三晶体管(xi5)源极连接第五晶体管(xi4)漏极；
所述第四晶体管(xi2)栅极连接所述偏置电路(6)，所述第四晶体管(xi2)源极连接第六晶体管(xi3)漏极，所述第四晶体管(xi2)漏极连接第七晶体管(xi0)源极、第八晶体管(xi1)源极；
所述第五晶体管(xi4)栅极连接所述偏置电路(6)、所述第六晶体管(xi3)栅极，所述第五晶体管(xi4)源极连接接地端；
所述第六晶体管(xi3)栅极连接所述偏置电路(6)，所述第六晶体管(xi3)源极连接接地端；
所述第七晶体管(xi0)栅极连接第三端口(up)，所述第七晶体管(xi0)漏极连接所述差分输出电路(5)；
所述第八晶体管(xi1)栅极连接第四端口(upb)，所述第八晶体管(xi1)漏极连接所述差分输出电路(5)；
所述电流不匹配校正电路(3)包括：第一运算放大器(I11)、第二运算放大器(I12)、第九晶体管(M3)、第十晶体管(M2)、第十一晶体管(M5)、第十二晶体管(M6)、第十三晶体管(M11)、第十四晶体管(M10)、第十五晶体管(M13)、第十六晶体管(M12)、第四十晶体管(M1)、第四十一晶体管(M9)、第四十四晶体管(M0)、第四十五晶体管(M8)；其中，
所述第一运算放大器(I11)同相输入端连接所述第四十晶体管(M1)漏极、第九晶体管(M3)漏极，所述第一运算放大器(I11)反相输入端连接所述差分输出电路(5)，所述第一运算放大器(I11)输出端连接第十晶体管(M2)栅极，所述第四十晶体管(M1)源极连接所述第四十四晶体管(M0)漏极；所述第九晶体管(M3)源极连接所述第十晶体管(M2)漏极，所述第九晶体管(M3)栅极连接第十一晶体管(M5)栅极、所述偏置电路(6)；所述第十晶体管(M2)源极连接电源端、所述第十晶体管(M2)栅极还连接第十二晶体管(M6)栅极；所述第十一晶体管(M5)漏极连接所述差分输出电路(5)，所述第十一晶体管(M5)源极连接所述第十二晶体管(M6)漏极，所述第十一晶体管(M5)栅极连接第十三晶体管(M11)栅极；所述第十二晶体管(M6)源极连接所述电源端；所述第十三晶体管(M11)栅极连接所述第十四晶体管(M10)栅极，所述第十三晶体管(M11)源极连接第十五晶体管(M13)漏极，所述第十三晶体管(M11)漏极连接第二运算放大器(I12)同相输入端、所述第四十一晶体管(M9)漏极，所述第四十一晶体管(M9)源极连接所述第四十五晶体管(M8)漏极；所述第二运算放大器(I12)反相输入端连接所述差分输出电路(5)；所述第十四晶体管(M10)栅极连接所述偏置电路(6)，所述第十四晶体管(M10)源极连接第十六晶体管(M12)漏极，所述第十四晶体管(M10)漏极连接所述差分输出电路(5)；所述第十五晶体管(M13)栅极连接所述第二运算放大器(I12)输出端、所述第十六晶体管(M12)栅极，所述第十五晶体管(M13)源极、所述第十六晶体管(M12)源极均连接电源端；
所述偏置电路(6)包括：第二十五晶体管(xi8)、第三十四晶体管(xi9)、第三十五晶体管(xi11)、第三十六晶体管(xi10)、第三十八晶体管(xi56)、第三十九晶体管(xi44)、第四十二晶体管(M4)、第四十三晶体管(xi45)、第四十六晶体管(xi43)；其中，
所述第二十五晶体管(xi8)栅极连接所述第四晶体管(xi2)栅极，所述第二十五晶体管(xi8)源极连接第三十四晶体管(xi9)漏极，所述第二十五晶体管(xi8)漏极连接第五端口(cpi_p)、所述输出差模清零电路(4)；
第三十四晶体管(xi9)栅极连接所述第六晶体管(xi3)栅极；
所述第三十五晶体管(xi11)源极连接所述第三十六晶体管(xi10)漏极，所述第三十五晶体管(xi11)漏极连接第六端口(cpi_n)、所述输出差模清零电路(4)；
所述第三十八晶体管(xi56)栅极连接所述第三十八晶体管(xi56)漏极、第三十九晶体管(xi44)栅极、第四十晶体管(M1)栅极、第四十一晶体管(M9)栅极，所述第三十八晶体管(xi56)源极连接所述第四十二晶体管(M4)源极、第四十三晶体管(xi45)源极、第四十四晶体管(M0)源极、第四十五晶体管(M8)源极、地电压端；第三十八晶体管(xi56)漏极连接第一电流源(I6)输出端；
所述第三十九晶体管(xi44)源极连接所述第四十三晶体管(xi45)漏极，所述第三十九晶体管(xi44)漏极连接第四十六晶体管(xi43)漏极；
所述第四十二晶体管(M4)栅极连接所述第四十三晶体管(xi45)栅极连接所述第四十四晶体管(M0)栅极、所述第四十五晶体管(M8)栅极，所述第四十二晶体管(M4)漏极连接第二电流源(I5)输出端；
所述第四十六晶体管(xi43)栅极连接所述第四十六晶体管(xi43)漏极、所述第九晶体管(M3)栅极，所述第四十六晶体管(xi43)源极连接所述第一电流源(I6)输入端、第二电流源(I5)输入端、所述电源端；
所述差分输出电路(5)包括：第三十三晶体管(xi13)、第三十七晶体管(xi12)；
所述第三十三晶体管(xi13)栅极连接第三十七晶体管(xi12)栅极，所述第三十三晶体管(xi13)漏极连接所述第五端口(cpi_p)、所述第十一晶体管(M5)漏极；
所述第三十七晶体管(xi12)漏极连接所述第十四晶体管(M10)漏极、所述第六端口(cpi_n)；
所述共模负反馈电路(2)包括：第十七晶体管(xi42)、第十八晶体管(xi41)、第十九晶体管(xi38)、第二十晶体管(xi39)、第二十一晶体管(xi47)、第二十二晶体管(xi40)、第二十三晶体管(xi48)、第二十四晶体管(xi49)、第二十七晶体管(xi37)、第二十八晶体管(xi112)、第二十九晶体管(xi14)、第三十晶体管(xi15)、第三十二晶体管(xi36)、第一电阻(xi109)、第二电阻(xi105)，其中，
所述第十七晶体管(xi42)栅极连接第五端口(cpi_p)，所述第十七晶体管(xi42)源极连接第十八晶体管(xi41)源极、第十九晶体管(xi38)漏极，所述第十七晶体管(xi42)漏极连接第二十晶体管(xi39)漏极、第二十一晶体管(xi47)漏极、第二十一晶体管(xi47)栅极；
所述第十八晶体管(xi41)栅极连接第二十二晶体管(xi40)、第一电阻(xi109)一端、第二电阻(xi105)一端、第一电容(xi96)正极、电源分压端(vcom)，所述第二电阻(xi105)另一端连接所述电源端，所述第十八晶体管(xi41)漏极连接所述第二十二晶体管(xi40)漏极、第二十三晶体管(xi48)漏极、第二十四晶体管(xi49)栅极；
所述第十九晶体管(xi38)栅极连接第二十五晶体管(xi8)栅极、第二十六晶体管(xi35)栅极，所述第十九晶体管(xi38)源极连接第二十七晶体管(xi37)漏极；
所述第二十晶体管(xi39)栅极连接第六端口(cpi_n)，所述第二十晶体管(xi39)源极连接所述第二十二晶体管(xi40)源极、所述第二十六晶体管(xi35)漏极；
所述第二十一晶体管(xi47)源极连接第二十九晶体管(xi14)源极、第三十晶体管(xi15)源极、所述第二十四晶体管(xi49)源极、所述电源端；
所述第二十二晶体管(xi40)源极连接第二十六晶体管(xi35)漏极；
第二十三晶体管(xi48)栅极连接所述第十四晶体管(M10)栅极、第三十三晶体管(xi13)栅极，所述第二十三晶体管(xi48)源极连接所述第二十四晶体管(xi49)漏极；
所述第二十四晶体管(xi49)栅极连接所述第二十九晶体管(xi14)栅极；
所述第二十六晶体管(xi35)栅极连接第三十五晶体管(xi11)栅极，所述第二十六晶体管(xi35)源极连接所述第三十二晶体管(xi36)漏极；
所述第二十七晶体管(xi37)栅极连接所述第三十二晶体管(xi36)栅极、所述第三十四晶体管(xi9)栅极，所述第二十七晶体管(xi37)源极连接所述第三十四晶体管(xi9)源极、所述第三十二晶体管(xi36)源极、第三十六晶体管(xi10)源极、第二十八晶体管(xi112)源极、所述第一电容(xi96)负极、所述地电压端；
所述第二十八晶体管(xi112)栅极连接所述第二十八晶体管(xi112)漏极、所述第一电阻(xi109)另一端；
所述第二十九晶体管(xi14)栅极连接所述第三十晶体管(xi15)栅极，所述第二十九晶体管(xi14)漏极连接所述第三十三晶体管(xi13)源极、所述第八晶体管(xi1)漏极、所述第二晶体管(xi6)漏极；
所述第三十晶体管(xi15)漏极连接第三十六晶体管(xi12)源极、所述第一晶体管(xi7)漏极、所述第七晶体管(xi0)漏极；
第三十二晶体管(xi36)栅极连接所述第三十六晶体管(xi10)栅极。
2.根据权利要求1所述的用于FPGA芯片的电荷泵，其特征在于，还包括使能开关(7)，所述使能开关(7)连接所述偏置电路(6)和所述共模负反馈电路(2)，用于控制所述电荷泵的共模负反馈直流检测电压从电压源到接地端的导通或断开，以降低在锁相环不使能时的静态功耗。
3.根据权利要求2所述的用于FPGA芯片的电荷泵，其特征在于，所述使能开关(7)包括第一使能开关(xi29)、第二使能开关(M7)、第三使能开关(xi77)；
所述第一使能开关(xi29)连接在所述电源端与所述第二电阻(xi105)之间，用于控制所述电源端与所述第二电阻(xi105)通路的接通或断开；
所述第二使能开关(M7)连接在所述第四十二晶体管(M4)栅极与所述地电压端之间；
所述第三使能开关(xi77)连接在所述第三十八晶体管(xi56)栅极与所述地电压端之间。
4.根据权利要求3所述的用于FPGA芯片的电荷泵，其特征在于，所述第一使能开关(xi29)、所述第二使能开关(M7)、所述第三使能开关(xi77)均为晶体管开关。
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