CN107729774A - 一种基于反馈延时差调整的高稳定apuf电路 - Google Patents

一种基于反馈延时差调整的高稳定apuf电路 Download PDF

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Abstract

本发明公开了一种基于反馈延时差调整的高稳定APUF电路，包括：PUF延时链模块、正跳变信号加载模块、反馈控制模块、计数器模块、仲裁器，通过将PUF延时链模块输出的正跳变信号反馈重新施加给PUF延时链模块，扩大上下两条路径中的正跳变信号到达仲裁器的时序差别，以克服仲裁器的亚稳态，使仲裁器稳定地输出0或1，从而提高APUF的稳定性。本发明提出的高稳定APUF电路具有高稳定性、实现简单、资源消耗少等特点。

Description

一种基于反馈延时差调整的高稳定APUF电路
技术领域
本发明涉及一种基于反馈延时差调整的高稳定APUF电路，属于信息安全技术领域。
背景技术
近年来，随着物联网以及射频识别技术的迅速发展，物与物、人与物、人与人之间的协同关系被建立，从而在传感网、互联网和移动通信网的基础上形成一个更大的复杂网络***。大多数电子器件都会与网络进行交互通信或者受控于计算机。物联网产生大量的信息数据，涉及感知、存储、运算、传输等各个环节，其安全性直接关系到物联网产业的发展。传统电子器件的安全性主要基于EEPROM、Flash等非易失性寄存器(Non-volatileMemory，NVM)进行安全认证与密钥存储。然而，基于NVM的存储机制需要在集成电路制造过程中加入浮栅晶体管工艺，增加制造成本。同时，NVM存储机制易受侵入式攻击等多种物理攻击的威胁。这将会导致大量的信息泄露，信息安全受到威胁。同时大多数情况下传统电子器件都存在计算能力差，资源受限的问题，所以，传统基于密码学的认证方法在应用时存在着很大障碍。基于物理实体的内在物理构造来唯一地标识单个物理实体实现有效认证的思路，物理不可克隆函数(Physical Unclonable Function，PUF)的概念被提出来。
当给定一个已知激励，PUF将会产生一个对应唯一的响应。这个响应同时取决于PUF所在物理单元的纳米级结构。PUFs的本质是一种“芯片指纹”，该“指纹”来源于难以控制、无法预测、不可克隆的芯片制造差异，能够抵御针对NVM的物理攻击。PUF最基本的应用是利用实体的唯一标识来实现认证，随着人们对PUF的理解和应用的不断深入，PUF又逐渐被应用到***认证、密钥生成等更多的领域，并逐渐成为硬件安全领域研究中的一个热门话题。PUF一般被分为“强PUF”(Strong PUF)与“弱PUF”(Weak PUF)两类：强PUF具有指数级的激励响应对(Challenge Response Pairs，CRPs)，主要用于安全认证；弱PUF的响应输出数量与电路规模呈正比，主要用于密钥、ID等关键信息存储。
图1是一个标准的APUF电路，如图所示，给上下两条路径施加同一正跳变信号，给PUF延时链模块施加激励(C1…Cn)，由于制造差异，正跳变信号在上下两条路径中的延时不一样，造成上下两条路径中的正跳变信号不能同时到达仲裁器，这里仲裁器使用的是DFF(D触发器)，其中上方的正跳变信号给D触发器的D端，下方的正跳变信号给D触发器的CLK端，仲裁器通过比较两个正跳变信号到达的先后来决定输出0或1，如果上方的正跳变信号超前于下方的正跳变信号到达，则仲裁器输出1，反之仲裁器输出0。
实际上，仲裁器有建立时间和保持时间的要求，建立时间是在下方的正跳变信号到达仲裁器之前，上方的正跳变信号到达仲裁器并保持稳定的最短时间，保持时间是在下方的正跳变信号到达仲裁器之后，上方的正跳变信号继续保持稳定的最短时间，只有满足建立时间和保持时间，仲裁器才能稳定的输出，否则仲裁器将出现亚稳态，处于亚稳态时，仲裁器对电路热噪声、环境噪声等干扰敏感，造成输出不稳定，从而降低了APUF的稳定性。
发明内容
本发明所要解决的技术问题是：提供一种基于反馈延时差调整的高稳定APUF电路，通过将PUF模块输出的跳变沿信号反馈施加给PUF模块，以扩大上下两个跳变沿信号的时序差别，从而克服仲裁器的亚稳态造成的影响。
本发明为解决上述技术问题采用以下技术方案：
一种基于反馈延时差调整的高稳定APUF电路，包括正跳变信号加载模块、PUF延时链模块、反馈控制模块、仲裁器以及计数器模块；其中，正跳变信号加载模块包括第一至第二二输入选择器，反馈控制模块包括第一至第二三态门，PUF延时链模块包括n个延时单元，n为正整数，每个延时单元都由两个查找表组成；
每个二输入选择器都有两个输入端，其中一个输入端用于输入新的正跳变信号，另一个输入端用于输入PUF延时链模块输出的反馈正跳变信号；每个二输入选择器的输出端连接PUF延时链模块的输入端，PUF延时链模块的输出端输出第一反馈正跳变信号至第一三态门的输入端，同时输出第二反馈正跳变信号至第二三态门的输入端，第一、第二三态门的输出端与仲裁器的输入端连接；计数器模块用于计数，当计数到达指定值时输出1同时计数清零，控制第一、第二三态门打开，PUF延时链模块输出的第一、第二反馈正跳变信号被发送至仲裁器进行仲裁，控制正跳变信号加载模块选择新的正跳变信号作为第一、第二二输入选择器的输入，否则输出0同时计数加1，控制第一、第二三态门关闭，PUF延时链模块输出的第一、第二反馈正跳变信号被发送至正跳变信号加载模块，控制正跳变信号加载模块选择第一、第二反馈正跳变信号分别作为第一、第二二输入选择器的输入。
作为本发明的一种优选方案，所述延时单元n的值由在PUF延时链模块上施加的激励确定，n为64。
作为本发明的一种优选方案，所述指定值为4。
作为本发明的一种优选方案，所述仲裁器采用FPGA内固有的D触发器。
作为本发明的一种优选方案，所述PUF延时链模块包括上下两条路径，上面一条路径连接第一二输入选择器的输出，下面一条路径连接第二二输入选择器的输出。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
1、本发明所提出的高稳定APUF电路，通过将PUF延时链模块输出的跳变沿信号反馈施加给PUF延时链模块，实现将上下两个正跳变信号的时序差别扩大到足以克服仲裁器的亚稳态，从而提高APUF的稳定性。
2、本发明所提出的高稳定APUF电路，实现简单，同时资源消耗少，显著提高了APUF电路的稳定性。
附图说明
图1是一个标准APUF电路示意图。
图2是本发明一种基于反馈延时差调整的高稳定APUF电路的结构图。
图3是本发明提供的仲裁器亚稳态分析示意图。
图4是本发明一种基于反馈延时差调整的高稳定APUF电路的工作流程示意图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
APUF电路中仲裁器只有满足建立时间和保持时间，仲裁器才能稳定的输出，否则仲裁器将出现亚稳态，处于亚稳态时，仲裁器对电路热噪声、环境噪声等干扰敏感，造成输出不稳定。如图3所示，当上方的正跳变信号落后于下方的正跳变信号，且上方的正跳变信号满足仲裁器的建立时间和保持时间，仲裁器输出1(如图3中①)，当上方的正跳变信号落后于下方的正跳变信号，但上方的正跳变信号不满足仲裁器的建立时间，仲裁器输出不稳定(如图3中②)，当上方的正跳变信号超前于下方的正跳变信号，且上方的正跳变信号满足仲裁器的保持时间，仲裁器输出0(如图3中③)，当上方的正跳变信号超前于下方的正跳变信号，但上方的正跳变信号不满足仲裁器的保持时间，仲裁器输出不定(如图3中④)，在整个激励空间中总是存在着一部分激励使得这两个正跳变信号到达仲裁器时的差别很小，以至于不满足仲裁器的建立时间，也就是由于仲裁器的建立时间和保持时间，总是存在一部分激励使得仲裁器输出不定，从而降低了APUF的稳定性。
如图2所示，本发明提出的高稳定APUF电路在Xilinx XUPV5-LX110T FPGA开发板上实现，包括以下几个模块：PUF延时链模块4、正跳变信号加载模块3、反馈控制模块5、计数器模块7、仲裁器6。其中，正跳变信号加载模块3由两个mux(二输入选择器)组成，每个mux的输入都分别是新的正跳变信号和反馈正跳变信号，PUF延时链模块实现64个延时单元组成，受64位激励(C1…C64)控制，64位激励中的每一位控制一个延时单元，其中每一个延时单元都由两个LUT(查找表)组成，反馈控制模块由两个三态门组成，两个三态门的输入为PUF延时链模块输出的两个正跳变信号，仲裁器使用FPGA(现场可编程逻辑门阵列)内固有的DFF(D触发器)，实验结果表明，经过4次循环将正跳变信号由PUF模块末端反馈至PUF模块首端，可以将上下两个正跳变信号的时序差别扩大到足以克服仲裁器的亚稳态，当计数器计数到4时，计数器模块拉高控制信号(输出1)，正跳变信号加载模块将新的正跳变信号施加给PUF延时链模块，同时反馈控制模块中三态门打开，PUF延时链模块输出的正跳变信号被发送给仲裁器进行仲裁，否则，计数器模块拉低控制信号(输出0)，反馈控制模块中三态门关闭，PUF延时链模块输出的正跳变信号被反馈给正跳变信号加载模块，正跳变信号加载模块将反馈正跳变信号施加给PUF延时链模块。
如图4所示，计数器模块7用于产生使能信号供正跳变信号加载模块3、反馈控制模块5使用，正跳变信号加载模块3用于选择新的正跳变信号1或PUF延时链模块4输出的反馈正跳变信号2；反馈控制模块5用于选择将上下两个正跳变信号送给仲裁器6进行仲裁或反馈给正跳变信号加载模块3重新施加给PUF延时链模块4；计数器模块7从0开始计数，循环计数，即当计数到指定值时重新从0开始计数，当计数到指定值时，计数器模块7输出1，控制正跳变信号加载模块3将新的正跳变信号1施加给PUF延时链模块4，且控制反馈控制模块5打开三态门，将上下两个正跳变信号送给仲裁器6进行仲裁，否则，计数器模块7输出0，控制正跳变信号加载模块3将两个反馈正跳变信号2施加给对应的路径，此时三态门始终是关闭的，经过指定次数的将正跳变信号由PUF延时链模块4末端反馈至PUF延时链模块4首端，实现将上下两个正跳变信号的时序差别扩大到足以克服仲裁器6的亚稳态，从而提高APUF的稳定性。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (5)

1.一种基于反馈延时差调整的高稳定APUF电路，其特征在于，包括正跳变信号加载模块、PUF延时链模块、反馈控制模块、仲裁器以及计数器模块；其中，正跳变信号加载模块包括第一至第二二输入选择器，反馈控制模块包括第一至第二三态门，PUF延时链模块包括n个延时单元，n为正整数，每个延时单元都由两个查找表组成；
每个二输入选择器都有两个输入端，其中一个输入端用于输入新的正跳变信号，另一个输入端用于输入PUF延时链模块输出的反馈正跳变信号；每个二输入选择器的输出端连接PUF延时链模块的输入端，PUF延时链模块的输出端输出第一反馈正跳变信号至第一三态门的输入端，同时输出第二反馈正跳变信号至第二三态门的输入端，第一、第二三态门的输出端与仲裁器的输入端连接；计数器模块用于计数，当计数到达指定值时输出1同时计数清零，控制第一、第二三态门打开，PUF延时链模块输出的第一、第二反馈正跳变信号被发送至仲裁器进行仲裁，控制正跳变信号加载模块选择新的正跳变信号作为第一、第二二输入选择器的输入，否则输出0同时计数加1，控制第一、第二三态门关闭，PUF延时链模块输出的第一、第二反馈正跳变信号被发送至正跳变信号加载模块，控制正跳变信号加载模块选择第一、第二反馈正跳变信号分别作为第一、第二二输入选择器的输入。
2.根据权利要求1所述基于反馈延时差调整的高稳定APUF电路，其特征在于，所述延时单元n的值由在PUF延时链模块上施加的激励确定，n为64。
3.根据权利要求1所述基于反馈延时差调整的高稳定APUF电路，其特征在于，所述指定值为4。
4.根据权利要求1所述基于反馈延时差调整的高稳定APUF电路，其特征在于，所述仲裁器采用FPGA内固有的D触发器。
5.根据权利要求1所述基于反馈延时差调整的高稳定APUF电路，其特征在于，所述PUF延时链模块包括上下两条路径，上面一条路径连接第一二输入选择器的输出，下面一条路径连接第二二输入选择器的输出。
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