CN107667475A - 一种用于循环冗余校验的排列演算方法 - Google Patents

一种用于循环冗余校验的排列演算方法 Download PDF

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Abstract

一种用于计算与生成多项式和数据流长度无关的循环冗余校验码(CRC)的排列演算方法，其能够在数字应用中用一个时钟周期计算时延来实现。该方法允许信息序列和相应生成多项式被排列在一个转换表中。

Description

一种用于循环冗余校验的排列演算方法
技术领域
本发明涉及数字数据处理中的错误修正领域，更具体而言，涉及一种演算方法，用于生成***来计算与生成多项式和数据流长度无关的CRC。
背景技术
错误修正技术和架构在数字数据处理和通信***中是众所周知的，数字数据处理和通信***包括具有诸如基于磁性、光学或半导体存储器的数据存储子***的***。通过使用编码器电路构建一些“冗余”的m位错误校验码，在数学上特征化所选数据块中的信息，检测并在可能的情况下纠正错误数据已经被实现。然后将错误校验码附加到数据块并通过通信信道传送。当数据块被接收或者稍后从存储器中取回时，通过使用这些附加的错误校验码来评估数据的准确性或可靠性。
循环冗余校验(CRC)是一种经典错误检测机制，其在本领域中众所周知并且在许多应用中用作从传输信息流中检测错误的手段。它的普遍接受是因为其实现简单，其可以被用来编码到要发送的信息流中，并随后在接收端进行校验。
利用多项式算法进行CRC计算，演算法的基本原理是：假设发送端和接收端都相互确认使用同一个生成多项式，发送信息流(也称为封包或帧)，该生成多项式本质上是用于构造和验证数据流的错误校验码(上下文中的CRC，也被称为校验和)的信息序列，藉此通过将数据流除以所选择生成多项式执行多项式除法来生成错误校验码的计算。
在现有技术中，为了优化错误校验码的计算速度，一些方法选择了推导出对于具有固定数据宽度的特定生成多项式有效的布尔或者逻辑表达式的解决方案，而其他方法优化了使用LFSR(线性反馈移位寄存器)的想法，但不是单个位移位，而是每个时钟周期可以移位多个位或字节，然而，这因此给演算法增加了额外的规则。更进一步而言，现有技术提出的一些方法试图通过检查具体信息流的未改变部分来优化执行CRC的操作，而另一些方法则通过基于信息包片段计算部分余数来尝试改进方法。
发明内容
本发明提供了一种用于执行并行循环冗余校验(CRC)的排列演算方法，该方法包括以下步骤：(i)考虑生成多项式g(x)＝gk-1xk-1+gk-2xk-2+gk-2xk-2+...g0和f(x)＝m(x)xk-1+c(x)；和m(x)＝mL-1xL-1+mL-2xL-2+mL-2xL-2+…mO；(ii)将f(x)和g(x)转换成表格作为彼此的函数；(iii)考虑k＝7和L＝7的示例性情况，获得fn-1＝A，fn-1＝A+B，fn-1＝A+B+C，...f2＝E+F+G，f1＝F+G，f0＝G，其中A、B、C...G是除数系数，以及(iv)获得ck-2＝fk-2，ck-2＝fk-2…c1＝f1，c0＝f0。
本发明的一个目的是提供一种排列演算方法，该方法计算在循环冗余校验中使用的校验和，校验和是通用的并且与生成多项式和数据流的长度无关，该方法在数字逻辑应用中实现，该方法仅受最慢合成组合逻辑路径的传播延迟所限制并且通常在单个***时钟周期的时间段内计算。
本发明的另一个目的是提供一种计算在循环冗余校验中使用的校验和的排列演算方法，其中信息序列和相应生成多项式被转换成表格以简化该方法在合成逻辑中的实现和应用。
本领域技术人员在结合附图考虑优选实施例的以下详细描述的情况下将更充分地理解和领会本发明的这些和其他目的，方面，优点以及特征。
附图说明
应当理解提供的附图仅用于说明的目的，并不意图定义本发明的局限。附图显示本发明的优选实施例，其中：
图1根据本发明显示包含7位数据流和7位生成多项式的转换表。
图2根据本发明显示示例性CRC校验和计算。
图3显示使用传统方法生成多项式G(x)＝x5+x2+1的USB CRC5实现作为LFSR。
具体实施方式
利用多项式算法进行CRC计算，演算法的基本原理是假设发送端和接收端都使用相同的生成多项式序列，在发送信息流(也称为封包或帧)之前，通过多项式除法对选定生成多项式进行计算。多项式除法结果的余数被附加到要发送的原始信息封包。因此，当信息被发送并且被接收端接收时，通过对接收到的信息包执行相同的多项式除法并检查结果余数是否等于零来进行验证，因此在当余数不等于零的情形时容易确定错误。
在本发明中，采用该方法来提供一种计算在CRC中使用的校验和的排列演算方法。关于数学语境，以上公开可以通过以下描述来解释。
假设数据流表示为m(x)，其系数为mL-1，mL-2...，并且每个多项式阶次表示为xn-1，其中n是多项式的次数，范围从{0，n-1}，那么数据流能够表达为：
m(x)＝mL-1xL-1+mL-2xL-2+mL-2xL-2+...m0
其中L是数据包的长度。
另外，生成多项式能够类似地表示为：
g(x)＝gk-1xk-1+gk-2xk-2+gk-2xk-2+...g0
其中k是生成多项式的长度。在本发明中，所计算的CRC校验和表示为：
c(x)＝ck-2xk-2+ck-2xk-3+ck-4xk-4+...c0
在CRC被计算出并且附加到m(L)之后，被传送的最终信息帧表示为：
f(x)＝m(x)xk-1+c(x)
且令q(x)为数据流(添加了k-1位)与生成多项式的商，则m(x)可以重写为：
m(x)xk-1＝g(x)q(x)+c(x)
由以下等式推导出解法：
在现有技术中，图2显示如何实现c(x)，并且可以看出，目前的多项式除法推断需要保留关于过去的信息，以便将其推进并且最终达到作为余数的结果值。在数字逻辑***中，多个线性反馈移位寄存器(LFSR)中的每一个对应于与生成多项式相关的多项式次数直到最高次数，多个线性反馈移位寄存器在生成多项式的次数为1的地方与额外的异或(XOR)逻辑逐级串联。在图3中显示其示例。
因此，为了在接收端侧计算给定发送流的CRC，需要最少k-1个时钟周期(其中k-1是与生成多项式相关的最高次数)。
图1根据本发明显示将7位数据流和7位生成多项式示例性转换为表格。如图所示，本发明所述转换表的数据流加上CRC校验和(f(x)：f0，f1，f2，f3...f10，f11，f12)，除以生成多项式序列(g(x)：g0，g1...g5，g6)，生成除数系数A、B...F、G。根据本发明，除数系数被用来计算CRC序列。
图2所示，额外添加了0000的数据流1100100111对多项式序列10101或x4+X2+1执行除法。在本优选实施例中，底部的余数将替换附加到数据流的额外0000作为CRC校验和。
在本发明的优选实施例中，为了有效地实现演算方法，如图1所示，f(x)和g(x)被转换为表格作为彼此的函数。以L＝7和k＝7为例，其中推断空白表格的值为空。在进行变换之后，q(x)的数学意义变得没有意义，并且可以看出生成系数A、B、C...F、G，并且将这些系数命名为除数系数。
考虑一种特例，其中生成多项式使得从0次到6次中第k次的所有系数全部为1，令n是数据流的长度加上CRC校验和的长度(L+(k-1))，可以推导出来：
fn-1＝A，fn-1＝A+B，fn-1＝A+B+C...f2＝E+F+G，f1
＝F+G，f0＝G
因此，
ck-2＝fk-2，ck-2＝fk-2…c1＝f1，c0＝f0
如果生成多项式不是特例，随着除数系数行的移位，则上面的推导将需要基于生成多项式的行标的额外乘法因数，如图1所示。
根据本发明，所公开的演算方法生成与数据流或生成多项式长度无关的CRC校验和的***，该***通常在一个时钟周期内计算并且仅由最慢合成组合逻辑路径的传播延迟所限制。生成的***通过将数据序列对可配置生成多项式执行多项式除法来确定最终余数，而不需要知道关于过去的信息或实现需要存储的反馈。本发明提供了一种新颖的方法，通过假定余数为零来确定执行多项式除法结果的商的系数，推断出整个商的剩余k-1位是多项式除法的余数。
因此，对于本领域技术人员显而易见的是，在不脱离本发明构思的情况下，可以进行更多修改。因此，除了所附权利要求的精神之外，本发明不受限制。

Claims (5)

1.一种用于执行并行循环冗余校验(CRC)的排列演算方法，其特征在于，包括以下步骤：(i)考虑生成多项式g(x)gk-1xk-1+gk-2xk-2+gk-2xk-2+...g0、和∫(x)＝m(x)xk-1+c(x)；和m(x)＝mL-1xL-1+mL-2xL-2+mL-2xL-2+...m0；(ii)将f(x)和g(x)转换成表格作为彼此的函数；(iii)考虑k＝7和L＝7的示例性情况，获得fn-1＝A，fn-1＝A+B，fn-1＝A+B+C...f2＝E+F+G，f1＝F+G，f0＝G，其中A、B、C...G是除数系数，以及(iv)获得
ck-2＝fk-2，ck-2＝fk-2...c1＝f1，c0f0。
2.根据权利要求1所述的排列演算方法，其特征在于，在步骤(iii)中，如果生成多项式g(x)的系数不全部等于1，则上述推导需要基于生成多项式的除数系数的额外乘法因数。
3.根据权利要求1所述的排列演算方法，其特征在于，通过使用权利要求1的步骤(iii)所能实现的数学公式，除数系数A、B...F、G用于从数据流获得对生成多项式序列的CRC校验和。
4.根据权利要求1所述的排列演算方法，其特征在于，所述演算方法与生成多项式和数据流的长度无关。
5.根据权利要求1所述的排列演算方法，其特征在于，在数字逻辑应用中实现的所述演算方法在速度上仅受最慢合成的组合逻辑路径的传播延迟所限制，而具有一个***时钟周期的标准时延。
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