CN107659392B - 一种时钟数据恢复*** - Google Patents

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Abstract

本发明提供一种时钟数据恢复***，该***包括锁相环和若干路数据通道，每一路数据通道包括顺次连接的差分信号接收端口、均衡器、解串器，沿检测模块、准线性相位检测器、积分器；锁相环与每一路数据通道的差分信号接收端口连接；每一路数据通道还包括多路器、存储器FIFO、相位插值器和相位插值控制器，多路器的输入端与解串器的输出端和积分器的输出端连接，积分器的输出还反馈回准线性相位检测器，存储器FIFO的输出端与相位插值控制器，相位插值器的输入端还分别与相位插值控制器和锁相环连接，相位插值器的输出端与解串器连接；每一路数据通道内的差分信号接收端口的输出端还连接有匹配阻抗。

Description

一种时钟数据恢复***
技术领域
本发明涉及数据通信领域，更具体地，涉及一种时钟数据恢复***。
背景技术
时钟数据恢复***是高速通信***中不可缺少的部分。现有常见的时钟恢复***有基于锁相环结构的时钟恢复***和盲过采样时钟数据恢复***。基于锁相环结构的时钟恢复***，在发射机和接收机存在频率偏差时，可以做到很好的频率跟随。然而锁相环结构需要较大的芯片面积实现，因此需要更大代价。盲过采样时钟数据恢复***需要较小芯片面积，然而在发射机和接收机存在频率偏差时，***不能正确的恢复数据。比较通用的做法是，发射机在发送数据的同时，会发送一个参考频率到接收机。接收根据这个参考频率，做到发送端和接收端的频率一致。这就需要增加一个参考频率的信道，增加***额外的成本。
发明内容
本发明提供一种具有良好健壮性和稳定性的时钟数据恢复***。
为了达到上述技术效果，本发明的技术方案如下：
一种时钟数据恢复***，包括锁相环和若干路数据通道，每一路数据通道包括顺次连接的差分信号接收端口、均衡器、解串器，沿检测模块、准线性相位检测器、积分器；所述锁相环与每一路数据通道的差分信号接收端口连接；每一路数据通道还包括多路器、存储器FIFO、相位插值器和相位插值控制器，多路器的输入端与解串器的输出端和积分器的输出端连接，积分器的输出还反馈回准线性相位检测器，存储器FIFO的输出端与相位插值控制器，相位插值器的输入端还分别与相位插值控制器和锁相环连接，相位插值器的输出端与解串器连接；所述每一路数据通道内的差分信号接收端口的输出端还连接有匹配阻抗。
进一步地，经均衡器处理过的串行差分信号需要被解串器转变为低速并行信号以方便***的后续处理，该过程为：
解串器在时钟节拍clks的控制下，以一定的倍率OSR对经均衡器处理过的串行差分信号进行过采样，经均衡器处理过的串行差分信号经过过采样后得到的数据，降频后转换成并行信号：过采样后的串行数据，按采样的先后依次放在data[N-1:0]，并行数据data[N-1:0]通过一同步时钟模块cko从解串器输出，在解串器处理的前后，数据率不会发生变化。
进一步地，所述沿检测模块对data[N-1:0]进行数据沿发生翻转监测，该过程为：
通过比较并行数据data[N-1:0]前后两bit数据是否相同，来判断数据沿的发生翻转的与否；如果前后两bit数据是相同的，表示此数据时刻没有发生数据沿的翻转；如果前后两bit数据是不同的，则表示此数据时刻有数据沿的翻转发生：
tr_position[X]＝Data[X]^Data[X-1]X＝2～N-1 (1)
tr_position[0]＝Data[0]^Data'[N-1] (2)
其中，Data'[N-1]表示上一时钟节拍cko的第N-1bit数据。
进一步地，所述准线性相位检测器对数据沿翻转发生的位置的概率在一定时间内进行统计，发生数据沿翻转的位置的概率根据过采样的比率OSR记为P0，P1，P2……POSR-1，P0，P1，P2……POSR-1如下面公式所示：
Pi＝∑tr-positioni+j*OSR i＝0,1,…OSR-1,j＝0,…,K-1 (3)
其中，N＝OSR*K，K为大于等于1的整数，在统计时间周期内，数据翻转发生概率最大的位置作为数据沿的当前位置，表示数据沿位置的变量tr_po_update[OSR-1:0]将对应位置为“1”，其余位置为“0”；若P1是P0，P1，P2……POSR-1中最大者，则数据沿的当前位置为相位1，那么Tr_po_update[1]置为“1”，Tr_po_update[0]和Tr_po_update[OSR-1:2]为“0”。
进一步地，该***用正在使用的数据中心位置dat_po_using[OSR-1:0]从过采样数据中拾获有效的数据，该正在使用的数据中心位置dat_po_using[OSR-1:0]对应正在使用的数据沿位置Tr_po_using[OSR-1:0]，dat_po_using[OSR-1:0]和Tr_po_using[OSR-1:0]的关系如下：
若OSR为偶数，即OSR＝2*M，或OSR为奇数，即OSR＝2*M+1，均有：
Tr_po_using[(i+M)％OSR]＝dat_po_using[i]，i＝0,1…OSR-1.
根据Tr_po_update[OSR-1:0]与tr_po_using[OSR-1:0]的关系得到超前和滞后指示信号Up_voter和dn_voter；
如果OSR为偶数：
Up_voter[M-1:0]由下面公式表示：
Up_voter[k]＝Σ(Tr_po_update[(i+k+1)％OSR]&Tr_po_using[i])
k＝0,1,……M-1；i＝0,1……OSR-1.
dn_voter[M-1:0]由下面公式表示：
dn_voter[k]＝Σ(Tr_po_update[i]&Tr_po_using[(i+k)％OSR])
k＝0,1,……M-1；i＝0,1……OSR-1.
如果OSR为奇数：
Up_voter[M-1:0]由下面公式表示：
Up_voter[k]＝Σ(Tr_po_update[(i+k+1)％OSR]&Tr_po_using[i])
k＝0,1,……M-1；i＝0,1……OSR-1.
dn_voter[M-1:0]由下面公式表示：
dn_voter[k]＝Σ(Tr_po_update[i]&Tr_po_using[(i+k+1)％OSR])
k＝0,1,……M-1；i＝0,1……OSR-1.
Up_voter[0]＝1表示加权值为1个单位，Up_voter[1]＝1表示加权值为2个单位，以此类推；
dn_voter[0]＝1表示加权值为1个单位，dn_voter[1]＝1表示加权值为2个单位，以此类推；
积分器针对Up_voter[M-1:0]和dn_voter[M-1:0]分别给予上述权重进行累加，积分器分为相位超前积分器和相位滞后积分器，相位超前积分器对Up_voter[M-1:0]表征的权重进行累加，相位滞后积分器对dn_voter[M-1:0]进行累加；如果相位超前积分器溢出，那么“正在使用的数据中心位置”dat_po_using朝增大方向移动一个相位；如果相位滞后积分器溢出，那么dat_po_using朝减小方向移动一个相位；
根据“正在使用的数据中心位置”从过采样数据中拾获有效的数据，如果dat_po_using[0]＝1，那么拾获的有效数据为data[0]，data[0+OSR]……data[0+(K-1)*OSR]。它们的关系可以表述如下：
如果dat_po_using[i]＝1,i＝0,1,2……OSR-1.那么经过多路器拾获的有效数据为data[i+j*OSR],j＝0,1……K-1，K与解串器的并行数据bit数N的关系表述为：N＝OSR*K。
进一步地，所述存储器FIFO是一个先入先出存储器，FIFO的输入是一个可变长度的数据，FIFO的输出为固定长度数据。
优选地，所述相位插值控制器为一个累加器。
与现有技术相比，本发明技术方案的有益效果是：
本发明包括锁相环和若干路数据通道，每一路数据通道包括顺次连接的差分信号接收端口、均衡器、解串器，沿检测模块、准线性相位检测器、积分器；所述锁相环与每一路数据通道的差分信号接收端口连接；每一路数据通道还包括多路器、存储器FIFO、相位插值器和相位插值控制器，多路器的输入端与解串器的输出端和积分器的输出端连接，积分器的输出还反馈回准线性相位检测器，存储器FIFO的输出端与相位插值控制器，相位插值器的输入端还分别与相位插值控制器和锁相环连接，相位插值器的输出端与解串器连接；所述每一路数据通道内的差分信号接收端口的输出端还连接有匹配阻抗。本发明很好的改善了***的噪声容限，使得本发明所涉及的***在恶劣噪声环境中具有更好的健壮性和稳定性。
附图说明
图1为本发明一路数据通道的结构图；
图2为本发明中以一定的倍率OSR进行过采样的示意图；
图3为本发明中Tr_po_using[OSR-1:0]和dat_po_using[OSR-1:0]的关系图；
图4(a)为本发明***正在使用的数据沿位置为0位置的工作示意图；
图4(b)为本发明***数据沿朝减小的方向移动了1个相位的工作示意图；
图4(c)为本发明***如果数据沿偏移到2位置的工作示意图；
图4(d)为本发明***数据沿朝减小的方向移动了2个相位的工作示意图。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；
为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；
对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
下面结合附图和实施例对本发明的技术方案做进一步的说明。
实施例1
如图1所示，本发明所涉及***，包括一个提供时钟源的共用的锁相环以及多个数据通道1～N。Rxp和Rxn为一个数据通道的差分信号接收端口。每个数据通道有各自的差分信号接收端口。信号接收端口连接一个与信道匹配的阻抗到一个固定电压节点。
信号接收端口同时也作为均衡器的输入。均衡器用于补偿信号在信道上传输时的频率分量损失。均衡器的输出为eqp和eqn。如果信号的传输速率比较低，或者信道质量良好，频率损失较小，均衡器可以用buffer来替代。Buffer的作用是提供下一级模块足够的电压驱动能力。
eqp和eqn同时也是解串器的输入。解串器将eqp和eqn上串行差分信号按一定时钟节拍转换成并行信号的输出，该并行信号为data[N-1:0]。Clks为解串器提供时钟节拍。高速串行信号需要被解串器转变为低速并行信号，以方便***的后续处理。在解串器中，高速串行信号(解串器的输入信号)在时钟节拍clks的控制下，以一定的倍率OSR进行过采样，如图2所示。串行信号经过过采样后得到的数据，降频后转换成并行信号即为data[N-1:0]。并行信号data[N-1:0]，是经过cko同步过的数据。Cko是一个相对clks而言较低速的时钟。过采样后的串行数据，按采样的先后依次放在data[N-1:0]中。在解串器处理的前后，数据率不会发生变化。
沿检测是一个在***中提供数据翻转边沿指示信号的模块。沿检测模块的输出信号tr_position[N-1:0]表征了在输入数据data[N-1:0]中是否存在数据沿发生翻转。tr_position[N-1:0]可以由公式(1)和(2)给出原理说明。通过比较并行数据data[N-1:0]前后两bit数据是否相同，来判断数据沿的发生翻转的与否。如果前后两bit数据是相同的，表示此数据时刻没有发生数据沿的翻转。如果前后两bit数据是不同的，则表示此数据时刻有数据沿的翻转发生。
tr_position[X]＝Data[X]^Data[X-1]X＝2～N-1 (1)
tr_position[0]＝Data[0]^Data'[N-1] (2)
其中Data'[N-1]表示上一时钟节拍cko的第N-1bit数据。
对于一个过采样率为OSR的***，N和OSR的关系为：N＝OSR*K。K为大于等于1的整数。
准线性相位检测器相对传统的bang-bang相位检测器具有更快的环路响应。准线性相位检测器根据数据沿翻转位置的概率给出准线性的权重进行加权。
首先准线性相位检测器对数据沿翻转发生的位置的概率在一定时间内进行统计。发生数据沿翻转的位置的概率根据过采样的比率OSR记为P0，P1，P2……POSR-1。P0，P1，P2……POSR-1如下面公式所示：
Pi＝∑tr-positioni+j*OSRi＝0,1,…OSR-1,j＝0,…,K-1 (3)
在一定的统计时间周期内，数据翻转发生概率最大的位置作为数据沿的当前位置。表示数据沿位置的变量Tr_po_update[OSR-1:0]将对应位置为“1”，其余位置为“0”。如P1是P0，P1，P2……POSR-1中最大者，则认为数据沿的当前位置为相位1。那么Tr_po_update[1]置为“1”，Tr_po_update[0]和Tr_po_update[OSR-1:2]为“0”。
而***有一个“正在使用的数据中心位置”。***用这个“正在使用的数据中心位置”从过采样数据中拾获有效的数据。而对应“正在使用的数据中心位置”有一个“正在使用的数据沿位置”。我们记“正在使用的数据中心位置”为dat_po_using[OSR-1:0]。我们记“正在使用的数据沿位置”为Tr_po_using[OSR-1:0]。他们的关系如图3所示。为了表述方便，我们给出了一个OSR＝5的例子。如果“正在使用的数据中心位置”为第2相过采样时钟位置，即有效数据为第2相过采样时钟位置得到的数据。那么“正在使用的数据沿位置”为第0相过采样时钟位置。此时，我们记dat_po_using[2]＝1，dat_po_using中的其余bit记为0。我们记Tr_po_using[0]＝1，Tr_po_using中的其余bit记为0。同理，如果“正在使用的数据中心位置”为第1相过采样时钟位置，即有效数据为第1相过采样时钟位置得到的数据。那么“正在使用的数据沿位置”为第4相过采样时钟位置。此时，此时，我们记dat_po_using[1]＝1，dat_po_using中的其余bit记为0。我们记Tr_po_using[4]＝1，Tr_po_using中的其余bit记为0。OSR可以为奇数，也可以为偶数。根据OSR为奇数和偶数，分别给出dat_po_using[OSR-1:0]和Tr_po_using[OSR-1:0]的关系如下：
如果OSR为偶数，M与OSR的关系为：OSR＝2*M。Tr_po_using[OSR-1:0]与dat_po_using[OSR-1:0]的关系如下(％表示求余)：
Tr_po_using[(i+M)％OSR]＝dat_po_using[i]
i＝0,1……OSR-1……(4)
如果OSR为奇数，M与OSR的关系为：OSR＝2*M+1。Tr_po_using[OSR-1:0]与dat_po_using[OSR-1:0]的关系如下：
Tr_po_using[(i+M)％OSR]＝dat_po_using[i]
i＝0,1……OSR-1……(5)
根据Tr_po_update[OSR-1:0]与[OSR-1:0]的关系得到超前和滞后指示信号Up_voter和dn_voter。为了说明方便，我们在图4中给出OSR＝5的一个例子。如图4(a)所示，***正在使用的数据沿位置为0位置，即此时***认为数据沿发生在0位置。当数据沿因为噪声的影响发生了偏移，如果数据沿(我们称为当前的数据沿Tr_po_update)偏移到1位置，数据沿的偏差为1个过采样时钟相位，而且是沿位置朝增大的方向移动，我们记为相位超前1个相位，即Up_voter[0]＝1。如图4(c)所示，如果数据沿偏移到2位置(相对于Tr_po_using偏移了2个过采样相位)，而且是沿位置朝增大的方向移动，我们记为相位超前2个相位，即up_voter[1]＝1。如图4(b)所示，数据沿朝减小的方向移动了1个相位，我们记为相位滞后1个相位，即dn_voter[0]＝1。如图4(d)所示，数据沿朝减小的方向移动了2个相位，我们记为相位滞后2个相位，即dn_voter[1]＝1。
对于其他OSR值，我们给出了Up_voter，dn_voter与Tr_po_update以及Tr_po_using的关系如下：
如果OSR为偶数：
Up_voter[M-1:0]由下面公式表示(&表示按位与，％表示求余)：
Up_voter[k]＝Σ(Tr_po_update[(i+k+1)％OSR]&Tr_po_using[i])
k＝0,1,……M-1；i＝0,1……OSR-1.…(6)
dn_voter[M-1:0]由下面公式表示：
dn_voter[k]＝Σ(Tr_po_update[i]&Tr_po_using[(i+k)％OSR])
k＝0,1,……M-1；i＝0,1……OSR-1.…(7)
如果OSR为奇数：
Up_voter[M-1:0]由下面公式表示：
Up_voter[k]＝Σ(Tr_po_update[(i+k+1)％OSR]&Tr_po_using[i])
k＝0,1,……M-1；i＝0,1……OSR-1…(8)
dn_voter[M-1:0]由下面公式表示：
dn_voter[k]＝Σ(Tr_po_update[i]&Tr_po_using[(i+k+1)％OSR])
k＝0,1,……M-1；i＝0,1……OSR-1.…(9)
Up_voter[0]＝1表示加权值为1个单位，Up_voter[1]＝1表示加权值为2个单位，以此类推。
dn_voter[0]＝1表示加权值为1个单位，dn_voter[1]＝1表示加权值为2个单位，以此类推。
每一个时钟节拍，积分器针对Up_voter[M-1:0]和dn_voter[M-1:0]分别给予上述权重进行累加。积分器分为相位超前积分器和相位滞后积分器。相位超前积分器对Up_voter[M-1:0]表征的权重进行累加。相位滞后积分器对dn_voter[M-1:0]进行累加。如果相位超前积分器溢出，那么“正在使用的数据中心位置”dat_po_using朝增大方向移动一个相位。如果相位滞后积分器溢出，那么dat_po_using朝减小方向移动一个相位。
根据“正在使用的数据中心位置”从过采样数据中拾获有效的数据。如果dat_po_using[0]＝1，那么拾获的有效数据为data[0]，data[0+OSR]……data[0+(K-1)*OSR]。它们的关系可以表述如下：
如果dat_po_using[i]＝1,i＝0,1,2……OSR-1.那么经过多路器拾获的有效数据为data[i+j*OSR],j＝0,1……K-1。K与解串器的并行数据bit数N的关系表述为：N＝OSR*K。
FIFO是一个先入先出存储器。因为本地的恢复数据时钟与发送数据时钟不是同一时钟，必然会存在不同步。FIFO是为了这个时钟不同步的情况，并将恢复数据同步到本地时钟上。因此，FIFO的输入是一个可变长度的数据，FIFO的输出为固定长度数据。
根据FIFO的装载情况，可以给出FIFO半空“half_empty”和半满“half_full”信号。“half_empty”表示FIFO快要被读空。“half_full”表示FIFO快要被写满。
相位插值控制器为一个Lbits累加器acc1。在每个时钟节拍内，如果half_empty＝1，acc1＝acc1-1；如果half_full＝1，acc1＝acc1+1。从acc1中取Obits作为pi_ctl[O-1:0]。
pi_ctl[O-1:0]作为相位插值器的输入控制着clks[OSR-1:0]的相位变化。相位插值器的时钟相位与Pi_ctl_va以及锁相环输出时钟pll_clk表述为如下关系式。其中，Pi_ctl_va为pi_ctl[O-1:0]的十进制值。f0为锁相环输出时钟pll_clk的频率：
相同或相似的标号对应相同或相似的部件；
附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (7)

1.一种时钟数据恢复***，其特征在于，包括锁相环和若干路数据通道，每一路数据通道包括顺次连接的差分信号接收端口、均衡器、解串器，沿检测模块、准线性相位检测器、积分器；所述锁相环与每一路数据通道的差分信号接收端口连接；每一路数据通道还包括多路器、存储器FIFO、相位插值器和相位插值控制器，多路器的输入端与解串器的输出端和积分器的输出端连接，积分器的输出还反馈回准线性相位检测器，存储器FIFO的输出端与相位插值控制器，相位插值器的输入端还分别与相位插值控制器和锁相环连接，相位插值器的输出端与解串器连接；所述每一路数据通道内的差分信号接收端口的输出端还连接有匹配阻抗。
2.根据权利要求1所述的时钟数据恢复***，其特征在于，经均衡器处理过的串行差分信号需要被解串器转变为低速并行信号以方便***的后续处理，该过程为：
解串器在时钟节拍clks的控制下，以一定的倍率OSR对经均衡器处理过的串行差分信号进行过采样，经均衡器处理过的串行差分信号经过过采样后得到的数据，降频后转换成并行信号：过采样后的串行数据，按采样的先后依次放在data[N-1:0]，并行数据data[N-1:0]通过一同步时钟模块cko从解串器输出，在解串器处理的前后，数据率不会发生变化。
3.根据权利要求2所述的时钟数据恢复***，其特征在于，所述沿检测模块对data[N-1:0]进行数据沿发生翻转监测，该过程为：
通过比较并行数据data[N-1:0]前后两bit数据是否相同，来判断数据沿的发生翻转的与否；如果前后两bit数据是相同的，表示此数据时刻没有发生数据沿的翻转；如果前后两bit数据是不同的，则表示此数据时刻有数据沿的翻转发生：
tr_position[X]＝Data[X]^Data[X-1] X＝2～N-1 (1)
tr_position[0]＝Data[0]^Data'[N-1] (2)
其中，Data'[N-1]表示上一时钟节拍cko的第N-1bit数据。
4.根据权利要求3所述的时钟数据恢复***，其特征在于，所述准线性相位检测器对数据沿翻转发生的位置的概率在一定时间内进行统计，发生数据沿翻转的位置的概率根据过采样的比率OSR记为P0，P1，P2……POSR-1，P0，P1，P2……POSR-1如下面公式所示：
Pi＝∑tr-positioni+j*OSR i＝0,1,···OSR-1,j＝0,···,K-1 (3)
其中，N＝OSR*K，K为大于等于1的整数，在统计时间周期内，数据翻转发生概率最大的位置作为数据沿的当前位置，表示数据沿位置的变量Tr_po_update[OSR-1:0]将对应位置为“1”，其余位置为“0”；若P1是P0，P1，P2……POSR-1中最大者，则数据沿的当前位置为相位1，那么Tr_po_update[1]置为“1”，Tr_po_update[0]和Tr_po_update[OSR-1:2]为“0”。
5.根据权利要求4所述的时钟数据恢复***，其特征在于，该***用正在使用的数据中心位置dat_po_using[OSR-1:0]从过采样数据中拾获有效的数据，该正在使用的数据中心位置dat_po_using[OSR-1:0]对应正在使用的数据沿位置Tr_po_using[OSR-1:0]，dat_po_using[OSR-1:0]和Tr_po_using[OSR-1:0]的关系如下：
若OSR为偶数，即OSR＝2*M，或OSR为奇数，即OSR＝2*M+1，均有：
Tr_po_using[(i+M)％OSR]＝dat_po_using[i]，i＝0,1…OSR-1.
根据Tr_po_update[OSR-1:0]与tr_po_using[OSR-1:0]的关系得到超前和滞后指示信号Up_voter和dn_voter；
如果OSR为偶数：
Up_voter[M-1:0]由下面公式表示：
Up_voter[k]＝Σ(Tr_po_update[(i+k+1)％OSR]&Tr_po_using[i])
k＝0,1,……M-1；i＝0,1……OSR-1.
dn_voter[M-1:0]由下面公式表示：
dn_voter[k]＝Σ(Tr_po_update[i]&Tr_po_using[(i+k)％OSR])
k＝0,1,……M-1；i＝0,1……OSR-1.
如果OSR为奇数：
Up_voter[M-1:0]由下面公式表示：
Up_voter[k]＝Σ(Tr_po_update[(i+k+1)％OSR]&Tr_po_using[i])
k＝0,1,……M-1；i＝0,1……OSR-1.
dn_voter[M-1:0]由下面公式表示：
dn_voter[k]＝Σ(Tr_po_update[i]&Tr_po_using[(i+k+1)％OSR])
k＝0,1,……M-1；i＝0,1……OSR-1.
Up_voter[0]＝1表示加权值为1个单位，Up_voter[1]＝1表示加权值为2个单位，以此类推；
dn_voter[0]＝1表示加权值为1个单位，dn_voter[1]＝1表示加权值为2个单位，以此类推；
积分器针对Up_voter[M-1:0]和dn_voter[M-1:0]分别给予上述权重进行累加，积分器分为相位超前积分器和相位滞后积分器，相位超前积分器对Up_voter[M-1:0]表征的权重进行累加，相位滞后积分器对dn_voter[M-1:0]进行累加；如果相位超前积分器溢出，那么“正在使用的数据中心位置”dat_po_using朝增大方向移动一个相位；如果相位滞后积分器溢出，那么dat_po_using朝减小方向移动一个相位；
根据“正在使用的数据中心位置”从过采样数据中拾获有效的数据，如果dat_po_using[0]＝1，那么拾获的有效数据为data[0]，data[0+OSR]……data[0+(K-1)*OSR];它们的关系可以表述如下：
如果dat_po_using[i]＝1,i＝0,1,2……OSR-1.那么经过多路器拾获的有效数据为data[i+j*OSR],j＝0,1……K-1，K与解串器的并行数据bit数N的关系表述为：N＝OSR*K。
6.根据权利要求5所述的时钟数据恢复***，其特征在于，所述存储器FIFO是一个先入先出存储器，FIFO的输入是一个可变长度的数据，FIFO的输出为固定长度数据。
7.根据权利要求6所述的时钟数据恢复***，其特征在于，所述相位插值控制器为一个累加器。
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