CN107591367A - 半导体结构的制造方法 - Google Patents

Abstract

一种半导体结构的制造方法，包括：提供包括器件区域和电阻区域的衬底，器件区域的衬底具有分立的鳍部；在衬底上形成隔离结构；在器件区域形成横跨鳍部表面并覆盖鳍部部分顶部和侧壁表面的伪栅结构；在形成伪栅结构的过程中，在电阻区域的隔离结构上形成电阻结构；在隔离结构上形成露出伪栅结构和电阻结构的层间介质层；在器件区域的层间介质层上形成图形层，图形层露出电阻结构；以图形层为掩膜，对电阻结构进行掺杂工艺以调整阻值；在掺杂工艺后，在电阻结构上形成保护层；形成保护层后，去除伪栅结构；在伪栅结构原位置处形成金属栅极结构。相比形成伪栅结构和电阻结构后，对电阻结构进行掺杂工艺的方案，本实施例可以降低电阻结构的制造成本。

Description

半导体结构的制造方法

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

其中，会大量使用多晶硅电阻。非掺杂的多晶硅具有较高的电阻率，目前一般通过对多晶硅电阻进行离子掺杂以改变所述多晶硅的电阻率，所述掺杂离子可以是N型离子，也可以是P型离子。此外，为了节约芯片面积，目前将所述多晶硅电阻形成于隔离结构上。

但是，现有技术电阻多晶硅电阻的制造成本较高。

发明内容

本发明解决的问题是提供一种半导体结构的制造方法，降低多晶硅电阻的制造成本。

为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括器件区域和电阻区域，所述器件区域的衬底具有多个分立的鳍部；在所述器件区域的鳍部之间以及电阻区域的衬底上形成隔离结构；在所述器件区域形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面；在形成所述伪栅结构的过程中，在所述电阻区域的隔离结构上形成电阻结构；在所述隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构和电阻结构；在所述器件区域的层间介质层上形成图形层，所述图形层覆盖所述器件区域并露出所述电阻结构；以所述图形层为掩膜，对所述电阻结构进行掺杂工艺以调整所述电阻结构的阻值；在所述掺杂工艺后，在所述电阻结构上形成保护层；形成所述保护层后，去除所述伪栅结构；在所述伪栅结构原位置处形成金属栅极结构。

可选的，对所述电阻结构进行掺杂工艺的步骤包括：对所述电阻结构进行N型离子掺杂；或者，对所述电阻结构进行P型离子掺杂。

可选的，所述掺杂工艺的掺杂离子为N型离子，所述掺杂工艺的工艺参数包括：掺杂离子为磷离子、砷离子或锑离子，离子能量为8Kev至70Kev，离子剂量为5E13至8E15原子每平方厘米；或者，所述掺杂工艺的掺杂离子为P型离子，所述掺杂工艺的工艺参数包括：掺杂离子为硼离子、镓离子或铟离子，离子能量为5Kev至60Kev，离子剂量为5E13至8E15原子每平方厘米。

可选的，所述电阻结构为多晶硅层。

可选的，形成伪栅结构和电阻结构的步骤包括：形成覆盖所述鳍部和隔离结构的多晶硅膜；在所述多晶硅膜上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述多晶硅膜，在所述器件区域形成所述伪栅结构，在所述电阻区域的隔离结构上形成多晶硅层，所述多晶硅层为所述电阻结构。

可选的，形成所述多晶硅膜的工艺为化学气相沉积工艺。

可选的，所述化学气相沉积工艺的工艺参数包括：反应气体为SiH₄，反应气体的气体流量为30sccm至300sccm，反应温度为300℃至520℃。

可选的，在所述隔离结构上形成层间介质层的步骤包括：在所述隔离结构上形成层间介质膜，所述层间介质膜顶部高于所述硬掩膜层顶部；采用平坦化工艺，去除高于所述硬掩膜层顶部的层间介质膜，形成层间介质层。

可选的，在所述器件区域的层间介质层上形成图形层后，对所述电阻结构进行掺杂工艺之前，所述制造方法还包括：以所述图形层为掩膜，去除所述电阻结构顶部的硬掩膜层，在所述层间介质层内形成露出所述电阻结构顶部的第一开口；对所述电阻结构进行掺杂工艺的步骤包括：对所述第一开口底部的电阻结构进行掺杂工艺。

可选的，去除所述电阻结构顶部的硬掩膜层的工艺为干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。

可选的，所述硬掩膜层的材料为氮化硅；采用湿法刻蚀工艺去除所述硬掩膜层，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。

可选的，在所述电阻结构上形成保护层的步骤包括：形成填充所述第一开口的保护层，所述保护层的材料与所述硬掩膜层、伪栅结构的材料不相同。

可选的，形成填充所述第一开口的保护层的步骤包括：去除所述图形层；形成填充满所述第一开口的保护膜，所述保护膜还覆盖所述层间介质层顶部；采用平坦化工艺，去除高于所述层间介质层顶部的保护膜，形成保护层，所述保护层顶部与所述层间介质层顶部齐平。

可选的，所述保护层的材料为氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

可选的，形成所述保护层的工艺为化学气相沉积工艺。

可选的，所述保护层的材料为氧化硅；所述化学气相沉积工艺的工艺参数包括：反应气体为四乙氧基硅烷和氧气，反应温度为200℃至500℃，压强为3mTorr至100mTorr，其中四乙氧基硅烷的气体流量为50sccm至2000sccm，氧气的气体流量为100sccm至4000sccm。

可选的，去除所述伪栅结构的步骤包括：以所述保护层为掩膜，去除所述伪栅结构，在所述层间介质层内形成第二开口；在所述伪栅结构原位置处形成金属栅极结构的步骤中，在所述第二开口中形成金属栅极结构。

可选的，在所述第二开口中形成金属栅极结构的步骤包括：在所述第二开口底部和侧壁上形成栅介质膜，所述栅介质膜还覆盖所述层间介质层顶部；在所述栅介质膜上形成功函数膜；形成所述功函数膜后，形成填充满所述第二开口的金属膜，所述金属膜的顶部高于所述层间介质层的顶部；研磨去除高于所述层间介质层顶部的金属膜，形成金属层；并研磨去除高于所述层间介质层顶部的功函数膜和栅介质膜，形成位于所述第二开口底部和侧壁的栅介质层、以及位于所述栅介质层上的功函数层。

可选的，在所述器件区域形成伪栅结构后，在所述隔离结构上形成层间介质层之前，所述制造方法还包括：在所述伪栅结构两侧的鳍部内形成源漏掺杂区。

可选的，在所述伪栅结构两侧的鳍部内形成源漏掺杂区的步骤包括：在所述电阻区域的隔离结构上形成光刻胶层；以所述光刻胶层为掩膜，在所述伪栅结构两侧的鳍部内形成应力层；在所述应力层内形成源漏掺杂区；形成所述源漏掺杂区后，对所述衬底进行退火处理。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在形成层间介质层后，在所述器件区域的层间介质层上形成图形层，所述图形层覆盖所述器件区域并露出所述电阻结构；通过所述图形层可以实现对所述电阻结构进行掺杂工艺，以及在所述电阻结构上形成保护层，其中所述保护层用于作为后续去除伪栅结构的刻蚀掩膜。相比形成伪栅结构和电阻结构后，形成覆盖所述伪栅结构的第一图形层，以所述第一图形层为掩膜对所述电阻结构进行掺杂工艺；形成层间介质层后，在器件区域的层间介质层上形成第二图形层，以所述第二图形层为掩膜，在所述电阻结构上形成保护层的方案，本发明可以节省一张光罩的使用，从而可以降低所述电阻结构的制造成本。

附图说明

图1至图12是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

具体实施方式

由背景技术可知，目前多晶硅电阻的制造成本较高。结合一种半导体结构的制造工艺分析其原因在于：

所述制造工艺的步骤包括：提供衬底，所述衬底包括器件区域和电阻区域，所述器件区域的衬底具有多个分立的鳍部；在所述器件区域的鳍部之间以及电阻区域的衬底上形成隔离结构；在所述器件区域形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面；在形成所述伪栅结构的过程中，在所述电阻区域的隔离结构上形成电阻结构；在所述器件区域的隔离结构上形成第一图形层；以所述第一图形层为掩膜，对所述电阻结构进行掺杂工艺以调整所述电阻结构的阻值；去除所述第一图形层；在所述器件区域的层间介质层上形成图形层，所述图形层覆盖所述器件区域并露出所述电阻结构；在所述器件区域的层间介质层上形成第二图形层；以所述第二图形层为掩膜，在所述电阻结构上形成保护层；以所述保护层为掩膜，去除所述伪栅结构。

但是，为了对所述电阻结构进行掺杂工艺，需采用一张光罩，而后续为了在所述电阻结构上形成保护层，需额外采用一张光罩，由于光罩的制造成本较高，相应的，导致所述电阻结构的制造成本也较高。

为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括器件区域和电阻区域，所述器件区域的衬底具有多个分立的鳍部；在所述器件区域的鳍部之间以及电阻区域的衬底上形成隔离结构；在所述器件区域形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面；在形成所述伪栅结构的过程中，在所述电阻区域的隔离结构上形成电阻结构；在所述隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构和电阻结构；在所述器件区域的层间介质层上形成图形层，所述图形层覆盖所述器件区域并露出所述电阻结构；以所述图形层为掩膜，对所述电阻结构进行掺杂工艺以调整所述电阻结构的阻值；在所述掺杂工艺后，在所述电阻结构上形成保护层；形成所述保护层后，去除所述伪栅结构；在所述伪栅结构原位置处形成金属栅极结构。

本发明在形成层间介质层后，在所述器件区域的层间介质层上形成图形层，所述图形层覆盖所述器件区域并露出所述电阻结构；通过所述图形层可以实现对所述电阻结构进行掺杂工艺，以及在所述电阻结构上形成保护层，其中所述保护层用于作为后续去除伪栅结构的刻蚀掩膜。相比形成伪栅结构和电阻结构后，形成覆盖所述伪栅结构的第一图形层，以所述第一图形层为掩膜对所述电阻结构进行掺杂工艺；形成层间介质层后，在器件区域的层间介质层上形成第二图形层，以所述第二图形层为掩膜，在所述电阻结构上形成保护层的方案，本发明可以节省一张光罩的使用，从而可以降低所述电阻结构的制造成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图12是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

结合参考图1和图2，其中，图1为半导体结构的立体图(仅示意出两个鳍部)，图2是图1沿AA1方向的剖面结构示意图，提供衬底100，所述衬底100包括器件区域(图未示)和电阻区域(图未示)，所述器件区域的衬底100上具有多个分立的鳍部110。

本实施例中，所述器件区域的衬底100用于形成核心器件。在另一实施例中，所述器件区域的衬底还可以用于形成周边器件(例如：输入/输出器件)。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

具体地，形成所述衬底100和鳍部110的步骤包括：提供初始基底，在所述初始基底上形成图形化的第一硬掩膜层200；以所述第一硬掩模层200为掩膜，刻蚀所述初始基底，形成多个分立的凸起；刻蚀后的初始基底作为衬底100，所述衬底100包括器件区域和电阻区域，位于所述器件区域衬底100上的所述凸起为鳍部110。

本实施例中，所述第一硬掩膜层200的材料为氮化硅，后续在进行平坦化工艺时，所述第一硬掩膜层200表面用于定义平坦化工艺的停止位置，且所述第一硬掩膜层200还能够起到保护所述鳍部110顶部的作用。

参考图3，在所述器件区域(图未示)的鳍部110之间以及电阻区域(图未示)的衬底100上形成隔离结构101。

所述隔离结构101作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用。

本实施例中，所述隔离结构101的材料为氧化硅。在另一实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

需要说明的是，本实施例中，所述隔离结构101是浅沟槽隔离层。

具体地，形成所述隔离结构101的步骤包括：在所述器件区域的鳍部110之间以及电阻区域的衬底100上形成隔离膜，所述隔离膜的顶部高于所述第一硬掩膜层200(如图2所示)顶部；研磨去除高于所述第一硬掩膜层200顶部的隔离膜；去除部分厚度的隔离膜以形成隔离结构101；去除所述第一硬掩膜层200。

结合参考图4和图5，图5为基于图4沿BB1(如图1所示)方向的剖面结构示意图，在所述器件区域Ⅰ(如图5所示)形成伪栅结构(未标示)，所述伪栅结构横跨所述鳍部110表面并覆盖所述鳍部110的部分顶部和侧壁表面；在形成所述伪栅结构的过程中，在所述电阻区域Ⅱ(如图5所示)的隔离结构101上形成电阻结构130(如图5所示)。

所述伪栅结构为后续形成金属栅极结构占据空间位置。

本实施例中，所述伪栅结构包括伪栅电极层121(如图5所示)。

本实施例中，所述伪栅电极层121的材料为多晶硅。相应的，所述电阻结构130为多晶硅层。在其他实施例中，所述伪栅电极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。

具体地，形成所述伪栅结构和电阻结构130的步骤包括：形成覆盖所述鳍部110和隔离结构101的多晶硅膜122(如图4所示)；在所述多晶硅膜122上形成图形化的第二硬掩膜层210(如图4所示)；以所述图形化的第二硬掩膜层210为掩膜，刻蚀所述多晶硅膜122，在所述器件区域Ⅰ形成所述伪栅结构，在所述电阻区域Ⅱ的隔离结构101上形成多晶硅层，所述多晶硅层为所述电阻结构130。

本实施例中，所述第二硬掩膜层210的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还可以为氧化硅、氮氧化硅、碳氮化硅或碳氮氧化硅。

本实施例中，采用化学气相沉积工艺形成所述多晶硅膜122。具体地，所述化学气相沉积工艺的工艺参数包括：反应气体为SiH₄，反应气体的气体流量为30sccm至300sccm，反应温度为300℃至520℃。

需要说明的是，形成所述多晶硅膜122之前，所述制造方法还包括：形成覆盖所述鳍部110的伪栅氧化层120。本实施例中，所述伪栅氧化层120的材料为氧化硅。

相应的，所述伪栅结构包括伪栅氧化层120(如图5所示)，以及位于所述伪栅氧化层120表面的伪栅电极层121。

还需要说明的是，形成所述伪栅结构和电阻结构130后，保留位于所述伪栅结构和电阻结构130顶部的第二硬掩膜层210。后续在进行平坦化工艺时，所述第二硬掩膜层210表面用于定义平坦化工艺的停止位置。

还需要说明的是，本实施例中，所述器件区域Ⅰ包括第一子区域III(如图5所示)和第二子区域IV(如图5所示)，所述第一子区域III衬底100用于形成P型器件，所述第二子区域IV衬底100用于形成N型器件。

在另一实施例中，所述第一子区域衬底用于形成N型器件，所述第二子区域衬底用于形成P型器件。在其他实施例中，所述第一子区域衬底和第二子区域衬底均用于形成N型器件，或者，所述第一子区域衬底和第二子区域衬底均用于形成P型器件。

如无特别说明，后续工艺过程中提供的结构示意图均为在图5基础上的示意图。

结合参考图6，需要说明的是，形成所述伪栅结构后，所述制造方法还包括：在所述伪栅结构侧壁和电阻结构130侧壁形成第一侧墙141；在所述第一侧墙141表面形成第二侧墙142；在所述伪栅结构两侧的鳍部110内形成源漏掺杂区(图未示)。

本实施例中，形成所述源漏掺杂区的步骤包括：在所述电阻区域Ⅱ的隔离结构上形成光刻胶层(图未示)，所述光刻胶层覆盖所述电阻结构130；以所述光刻胶层为掩膜，在所述伪栅结构两侧的鳍部110内形成应力层150；在所述应力层150内形成源漏掺杂区；去除所述光刻胶层；对所述衬底100进行退火处理。

本实施例中，在形成所述应力层150的过程中采用原位自掺杂处理形成所述源漏掺杂区。在另一实施例中，还可以在形成所述应力层后，对所述应力层进行掺杂处理以形成所述源漏掺杂区。

本实施例中，所述退火处理为尖峰退火工艺。具体地，所述尖峰退火工艺的工艺参数包括：退火温度为900摄氏度至1100摄氏度，压强为一个标准大气压。

在其他实施例中，还可以采用激光退火或快速热退火工艺进行所述退火处理。

在进行所述退火处理之后，所述源漏掺杂区内的掺杂离子被激活，并且所述退火处理还能够修复所述源漏掺杂区内的晶格损伤。

所述第一侧墙141和第二侧墙142的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一侧墙141和第二侧墙142可以为单层结构或叠层结构。本实施例中，所述第一侧墙141和第二侧墙142均为单层结构，所述第一侧墙141和第二侧墙142的材料为氮化硅。

参考图7，在所述隔离结构101上形成层间介质层102，所述层间介质层102露出所述伪栅结构(未标示)和电阻结构130。

所述层间介质层102的材料为绝缘材料，本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

具体地，在所述隔离结构101上形成层间介质层102的步骤包括：在所述隔离结构101上形成层间介质膜，所述层间介质膜顶部高于所述第二硬掩膜层210顶部；采用平坦化工艺，去除高于所述第二硬掩膜层210顶部的层间介质膜，形成层间介质层102，所述层间介质层102顶部与所述第二硬掩膜层210顶部齐平。

参考图8，在所述器件区域Ⅰ的层间介质层102上形成图形层220，所述图形层220覆盖所述器件区域Ⅰ并露出所述电阻结构130。

所述图形层220作为后续去除所述电阻结构130顶部的第二硬掩膜层210的刻蚀掩膜，还用于作为后续对所述电阻结构130进行掺杂工艺的离子注入掩膜。

本实施例中，所述图形层220的材料为光刻胶。

继续参考图8，需要说明的是，在所述器件区域Ⅰ的层间介质层102上形成图形层220后，所述制造方法还包括：以所述图形层220为掩膜，去除所述电阻结构130顶部的第二硬掩膜层210(如图7所示)，在所述层间介质层102内形成露出所述电阻结构130顶部的第一开口131。

所述第一开口131用于为后续所述电阻结构130的掺杂工艺提供空间位置，所述第一开口131还用于为后续形成用于保护所述电阻结构130顶部的保护层提供空间位置。

本实施例中，所述第二掩膜层210的材料为氮化硅，采用湿法刻蚀工艺去除所述电阻结构130顶部的第二掩膜层210。具体地，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。

在其他实施例中，还可以采用干法刻蚀工艺；或者，干法刻蚀工艺和湿法刻蚀工艺相结合的工艺，去除所述电阻结构顶部的第二掩膜层。

本实施例中，去除所述电阻结构130顶部的第二掩膜层210后，保留所述图形层220。

参考图9，以所述图形层220为掩膜，对所述电阻结构130进行掺杂工艺132以调整所述电阻结构130的阻值。

通过对所述电阻结构130进行掺杂工艺132以改变所述电阻结构130的电阻率，且掺杂浓度越高，电阻率越低。

需要说明的是，本实施例中，所述层间介质层102内形成有露出所述电阻结构130顶部的第一开口131(如图8所示)；相应的，对所述电阻结构130进行掺杂工艺132的步骤包括：对所述第一开口131底部的电阻结构130进行掺杂工艺132。

具体地，对所述电阻结构130进行掺杂工艺132的步骤包括：对所述电阻结构130进行P型离子掺杂。相应的，掺杂后的电阻结构130为P型电阻。

本实施例中，所述电阻结构130的电阻率目标值为100欧姆/方块至2000欧姆/方块。

本实施例中，所述掺杂工艺的掺杂离子为P型离子，所述掺杂工艺的工艺参数包括：掺杂的离子为硼离子、镓离子或铟离子。

需要说明的是，为了将所述电阻结构130的电阻率调整至目标值，所述掺杂工艺的离子能量和离子剂量需控制在合理范围内。具体地，所述掺杂工艺的离子能量为8Kev至70Kev，离子剂量为5E13至8E15原子每平方厘米。

在另一实施例中，对所述电阻结构进行掺杂工艺的步骤包括：对所述电阻结构进行N型离子掺杂。相应的，掺杂后的电阻结构为N型电阻。

具体地，所述掺杂工艺的掺杂离子为N型离子，所述掺杂工艺的工艺参数包括：掺杂的离子为磷离子、砷离子或锑离子，离子能量为5Kev至60Kev，离子剂量为5E13至8E15原子每平方厘米。

需要说明的是，本实施例中，所述图形层220为光刻胶层。完成所述掺杂工艺132后，采用湿法去胶或灰化工艺去除所述图形层220。

还需要说明的是，对所述电阻结构130进行掺杂工艺132后，所述制造方法还包括：对所述电阻结构130进行退火处理。通过所述退火处理，使所述电阻结构130内的掺杂离子被激活，从而有效改变所述电阻结构130的电阻率。

本实施例中，所述退火处理为尖峰退火工艺。具体地，所述尖峰退火工艺的工艺参数包括：退火温度为900摄氏度至1050摄氏度，压强为一个标准大气压。

参考图10，在所述掺杂工艺132(如图9所示)后，在所述电阻结构130上形成保护层103。

所述保护层103用于在后续去除所述伪栅结构的工艺过程中，保护所述电阻结构130，避免所述电阻结构130受到损耗或被去除。

具体地，在所述电阻结构130上形成保护层103的步骤包括：形成填充所述第一开口131(如图8所示)的保护层103，所述保护层103的材料与所述第二硬掩膜层210、伪栅结构的材料不相同。

本实施例中，形成填充所述第一开口131的保护层103的步骤包括：形成填充满所述第一开口131的保护膜，所述保护膜还覆盖所述层间介质层102顶部；采用平坦化工艺，去除高于所述层间介质层102顶部的保护膜，形成保护层103，所述保护层103顶部与所述层间介质层102顶部齐平。

在另一实施例中，所述保护层填充部分所述第一开口。需要说明的是，当所述保护层填充部分所述第一开口时，所述保护层的厚度不宜过薄，否则难以起到保护所述电阻结构的作用。为此，当所述保护层填充部分所述第一开口时，所述保护层的厚度至少为50埃。

本实施例中，所述保护层103的材料为氧化硅。在其他实施例中，所述保护层的材料还可以为氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

本实施例中，形成所述保护层103的工艺为化学气相沉积工艺。具体地，所述化学气相沉积工艺的工艺参数包括：反应气体为四乙氧基硅烷和氧气，反应温度为200℃至500℃，压强为3mTorr至100mTorr，其中四乙氧基硅烷的气体流量为50sccm至2000sccm，氧气的气体流量为100sccm至4000sccm。

在其他实施例中，还可以采用物理气相沉积工艺或原子层沉积工艺形成所述保护层。

由于所述保护层103的材料与所述第二掩膜层210、伪栅结构的材料不相同，后续去除所述伪栅结构时，可以采用无掩膜刻蚀工艺去除所述伪栅结构，所述保护层103用于保护所述电阻结构130。

参考图11，形成所述保护层103后，去除所述伪栅结构(未标注)。

具体地，去除所述伪栅结构的步骤包括：以所述保护层103为掩膜，去除所述伪栅结构，在所述层间介质层102内形成第二开口301。

所述第二开口301为后续形成金属栅极结构提供空间位置。

本实施例中，所述器件区域Ⅰ的衬底100用于形成核心器件；相应的，去除所述伪栅结构的步骤包括：刻蚀去除所述第一子区域III和第二子区域IV的伪栅电极层121(如图10所示)以及伪栅氧化层120(如图10所示)，在所述层间介质层102内形成露出所述鳍部110的第二开口301。

在另一实施例中，所述器件区域的衬底用于形成周边器件(例如：输入/输出器件)，相应的，去除所述伪栅结构的步骤中，仅去除所述伪栅电极层，在所述层间介质层内形成露出所述伪栅氧化层的第二开口，所述伪栅氧化层作为周边器件的栅介质层的一部分。

本实施例中，在同一道工艺步骤中，刻蚀去除所述第一子区域III和第二子区域IV的伪栅结构。具体地，所述刻蚀工艺为湿法刻蚀工艺。

在另一实施例中，还可以采用干法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除所述第一子区域和第二子区域的伪栅结构。

参考图12，在所述伪栅结构原位置处形成金属栅极结构160。

需要说明的是，去除所述伪栅结构后，在所述层间介质层102内形成第二开口301(如图11所示)；相应的，在所述伪栅结构原位置处形成金属栅极结构160的步骤中，在所述第二开口301中形成所述金属栅极结构160。

具体地，在所述第二开口301中形成金属栅极结构160的步骤包括：在所述第二开口301底部和侧壁上形成栅介质膜，所述栅介质层膜还覆盖所述层间介质层102顶部；在所述栅介质膜上形成功函数膜；形成所述功函数膜后，形成填充满所述第二开口301的金属膜，所述金属膜的顶部高于所述层间介质层102的顶部；研磨去除高于所述层间介质层102顶部的金属膜，形成金属层163；并研磨去除高于所述层间介质层102顶部的功函数膜和栅介质膜，形成位于所述第二开口301底部和侧壁的栅介质层161、以及位于所述栅介质层161上的功函数层162。

本实施例中，所述栅介质层161的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。本实施例中，所述栅介质层161的材料为HfO₂。

本实施例中，所述金属层163的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。

本实施例中，所述第一子区域III衬底100用于形成P型器件，所述第二子区域IV衬底100用于形成N型器件。

相应的，所述第一子区域III的功函数层162为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层162为单层结构或叠层结构，所述功函数层162的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。本实施例中，所述第一子区域III的功函数层162的材料为TiN。

所述第二子区域IV的功函数层162为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层162为单层结构或叠层结构，所述功函数层162的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。本实施例中，所述第二子区域IV的功函数层162的材料为TiAl。

在另一实施例中，所述器件区域的衬底用于形成周边器件(例如：输入/输出器件)，去除所述伪栅结构的步骤中，保留位于所述第二开口底部的伪栅氧化层；相应的，形成所述栅介质层的步骤中，在所述伪栅氧化层上以及第二开口侧壁形成所述栅介质层。

本实施例中，在形成层间介质层102(如图7所示)后，在所述器件区域Ⅰ的层间介质层102上形成图形层220(如图8所示)，所述图形层220覆盖所述器件区域Ⅰ并露出所述电阻结构130(如图8所示)；通过所述图形层220可以实现对所述电阻结构130进行掺杂工艺132(如图9所示)，以及在所述电阻结构130上形成保护层103(如图10所示)，其中所述保护层103用于作为后续去除伪栅结构的刻蚀掩膜。相比形成伪栅结构和电阻结构后，形成覆盖所述伪栅结构的第一图形层，以所述第一图形层为掩膜对所述电阻结构进行掺杂工艺；形成层间介质层后，在器件区域的层间介质层上形成第二图形层，以所述第二图形层为掩膜，在所述电阻结构上形成保护层的方案，本实施例可以节省一张光罩的使用，从而可以降低所述电阻结构的制造成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的制造方法，其特征在于，包括：

提供衬底，所述衬底包括器件区域和电阻区域，所述器件区域的衬底具有多个分立的鳍部；

在所述器件区域的鳍部之间以及电阻区域的衬底上形成隔离结构；

在所述器件区域形成伪栅结构，所述伪栅结构横跨所述鳍部表面并覆盖所述鳍部的部分顶部和侧壁表面；在形成所述伪栅结构的过程中，在所述电阻区域的隔离结构上形成电阻结构；

在所述隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构和电阻结构；

在所述器件区域的层间介质层上形成图形层，所述图形层覆盖所述器件区域并露出所述电阻结构；

以所述图形层为掩膜，对所述电阻结构进行掺杂工艺以调整所述电阻结构的阻值；

在所述掺杂工艺后，在所述电阻结构上形成保护层；

形成所述保护层后，去除所述伪栅结构；

在所述伪栅结构原位置处形成金属栅极结构。

2.如权利要求1所述的半导体结构的制造方法，其特征在于，对所述电阻结构进行掺杂工艺的步骤包括：对所述电阻结构进行N型离子掺杂；或者，对所述电阻结构进行P型离子掺杂。

3.如权利要求2所述的半导体结构的制造方法，其特征在于，所述掺杂工艺的掺杂离子为N型离子，所述掺杂工艺的工艺参数包括：掺杂离子为磷离子、砷离子或锑离子，离子能量为8Kev至70Kev，离子剂量为5E13至8E15原子每平方厘米；

或者，所述掺杂工艺的掺杂离子为P型离子，所述掺杂工艺的工艺参数包括：掺杂离子为硼离子、镓离子或铟离子，离子能量为5Kev至60Kev，离子剂量为5E13至8E15原子每平方厘米。

4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述电阻结构为多晶硅层。

5.如权利要求1所述的半导体结构的制造方法，其特征在于，形成伪栅结构和电阻结构的步骤包括：形成覆盖所述鳍部和隔离结构的多晶硅膜；

在所述多晶硅膜上形成图形化的硬掩膜层；

以所述图形化的硬掩膜层为掩膜，刻蚀所述多晶硅膜，在所述器件区域形成所述伪栅结构，在所述电阻区域的隔离结构上形成多晶硅层，所述多晶硅层为所述电阻结构。

6.如权利要求5所述的半导体结构的制造方法，其特征在于，形成所述多晶硅膜的工艺为化学气相沉积工艺。

7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述化学气相沉积工艺的工艺参数包括：反应气体为SiH₄，反应气体的气体流量为30sccm至300sccm，反应温度为300℃至520℃。

8.如权利要求5所述的半导体结构的制造方法，其特征在于，在所述隔离结构上形成层间介质层的步骤包括：在所述隔离结构上形成层间介质膜，所述层间介质膜顶部高于所述硬掩膜层顶部；

采用平坦化工艺，去除高于所述硬掩膜层顶部的层间介质膜，形成层间介质层。

9.如权利要求8所述的半导体结构的制造方法，其特征在于，在所述器件区域的层间介质层上形成图形层后，对所述电阻结构进行掺杂工艺之前，所述制造方法还包括：

以所述图形层为掩膜，去除所述电阻结构顶部的硬掩膜层，在所述层间介质层内形成露出所述电阻结构顶部的第一开口；

对所述电阻结构进行掺杂工艺的步骤包括：对所述第一开口底部的电阻结构进行掺杂工艺。

10.如权利要求9所述的半导体结构的制造方法，其特征在于，去除所述电阻结构顶部的硬掩膜层的工艺为干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。

11.如权利要求10所述的半导体结构的制造方法，其特征在于，所述硬掩膜层的材料为氮化硅；

采用湿法刻蚀工艺去除所述硬掩膜层，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。

12.如权利要求9所述的半导体结构的制造方法，其特征在于，在所述电阻结构上形成保护层的步骤包括：形成填充所述第一开口的保护层，所述保护层的材料与所述硬掩膜层、伪栅结构的材料不相同。

13.如权利要求12所述的半导体结构的制造方法，其特征在于，形成填充所述第一开口的保护层的步骤包括：去除所述图形层；

形成填充满所述第一开口的保护膜，所述保护膜还覆盖所述层间介质层顶部；

采用平坦化工艺，去除高于所述层间介质层顶部的保护膜，形成保护层，所述保护层顶部与所述层间介质层顶部齐平。

14.如权利要求1所述的半导体结构的制造方法，其特征在于，所述保护层的材料为氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

15.如权利要求14所述的半导体结构的制造方法，其特征在于，形成所述保护层的工艺为化学气相沉积工艺。

16.如权利要求15所述的半导体结构的制造方法，其特征在于，所述保护层的材料为氧化硅；所述化学气相沉积工艺的工艺参数包括：反应气体为四乙氧基硅烷和氧气，反应温度为200℃至500℃，压强为3mTorr至100mTorr，其中四乙氧基硅烷的气体流量为50sccm至2000sccm，氧气的气体流量为100sccm至4000sccm。

17.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述伪栅结构的步骤包括：以所述保护层为掩膜，去除所述伪栅结构，在所述层间介质层内形成第二开口；

在所述伪栅结构原位置处形成金属栅极结构的步骤中，在所述第二开口中形成金属栅极结构。

18.如权利要求17所述的半导体结构的制造方法，其特征在于，在所述第二开口中形成金属栅极结构的步骤包括：在所述第二开口底部和侧壁上形成栅介质膜，所述栅介质膜还覆盖所述层间介质层顶部；

在所述栅介质膜上形成功函数膜；

形成所述功函数膜后，形成填充满所述第二开口的金属膜，所述金属膜的顶部高于所述层间介质层的顶部；

研磨去除高于所述层间介质层顶部的金属膜，形成金属层；并研磨去除高于所述层间介质层顶部的功函数膜和栅介质膜，形成位于所述第二开口底部和侧壁的栅介质层、以及位于所述栅介质层上的功函数层。

19.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述器件区域形成伪栅结构后，在所述隔离结构上形成层间介质层之前，所述制造方法还包括：在所述伪栅结构两侧的鳍部内形成源漏掺杂区。

20.如权利要求19所述的半导体结构的制造方法，其特征在于，在所述伪栅结构两侧的鳍部内形成源漏掺杂区的步骤包括：在所述电阻区域的隔离结构上形成光刻胶层；

以所述光刻胶层为掩膜，在所述伪栅结构两侧的鳍部内形成应力层；

在所述应力层内形成源漏掺杂区；

形成所述源漏掺杂区后，对所述衬底进行退火处理。