CN107452672B - 半导体结构、制造其的方法及制造密封环结构的方法 - Google Patents

半导体结构、制造其的方法及制造密封环结构的方法 Download PDF

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Abstract

本发明实施例提供一种制造半导体结构的方法。所述方法包含在半导体主体上方形成虚设结构。所述方法进一步包含在所述半导体主体上方沉积层间电介质。所述方法进一步包含移除所述虚设结构的虚设材料以在所述层间电介质中形成开口。所述方法进一步包含以介电材料填充所述开口以形成介电结构。所述方法进一步包含在所述介电结构上方堆叠多个互连元件。

Description

半导体结构、制造其的方法及制造密封环结构的方法
技术领域
本发明实施例涉及一种制造半导体结构的方法。
背景技术
在半导体工艺中，在晶片上同时制造各自含有集成电路(integrated circuit，IC)的多个管芯。也称为保护环的密封环(seal ring)位于集成电路与切割线(scribeline)之间，以减小管芯锯切工艺期间沿着切割线的在管芯的内部部分上的应力的量值。密封环还充当阻挡层以用于保护管芯内部部分的半导体结构免受湿气降解、离子污染和静电放电损坏。
在一些方法中，密封环由连接到经掺杂衬底的互连的金属线与通孔形成。在一些方法中，制造多个密封环以帮助确保半导体装置的性质在较长时间周期内的稳定性。在一些方法中，在密封环中形成横向开口以切断用于耦合密封环中的噪声的路径，所述噪声不利地影响管芯中的IC的性能。
发明内容
根据本发明的一些实施例，一种制造半导体结构的方法包含在半导体主体上方形成虚设结构；在所述半导体主体上方沉积层间电介质；移除所述虚设结构的虚设材料以在所述层间电介质中形成开口；以介电材料填充所述开口以形成介电结构；以及在所述介电结构上方堆叠多个互连元件。
附图说明
在附图的诸图中作为实例而非限制说明一个或多个实施例，其中具有相同参考数字名称的元件贯穿诸图表示相同元件。需强调，根据行业中的标准惯例，各种特征可能并非按比例绘制且仅用于说明目的。实际上，为了论述的清楚起见，图式中的各个特征的尺寸可能被任意地增大或减小。
图1为根据一个或多个实施例的制造包含密封环的半导体装置的方法的流程图；
图2A为根据一个或多个实施例的具有密封环的半导体芯片的示意性平面图；
图2B到图2F为根据一个或多个实施例的在各个制造阶段沿着图2A中的线A-A'取的横截面图；
图3到图8为根据一个或多个实施例的半导体装置的横截面图。
具体实施方式
应理解，以下揭露内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露。当然，这些只是实例且并不意欲为限制性的。例如，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征及第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征及第二特征可不直接接触的实施例。为简单及清楚起见，各种特征可按不同比例任意绘制。另外，本揭露可能在各个实例中重复参考数字和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，例如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”及类似者的空间相对术语本文中为易于描述而使用，以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，与空间相关的术语还意欲包涵在使用中的装置或操作的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。
在集成电路(IC)的各层的制造期间沿着IC的周界形成密封环，各层的制造包含前段生产线(front end ofline，FEoL)工艺和后段生产线(back end ofline，BEOL)工艺。归因于各种电子组件的集成密度的不断改善，半导体行业已经历连续的快速增长。归因于高级技术中几何结构的缩小，FEoL工艺中的互连件放置得越来越接近且密度越来越高，从而导致密封环与IC之间的增强耦合效果。增强的耦合效果导致显著的噪声增大、信号延迟、逻辑错误，甚至是IC故障。密封环的隔离有助于防止用于耦合效果的噪声耦合路径，由此改善IC性能。
在一些方法中，使用连续定义氧化层上聚合物边缘(continuous poly on oxidedefinition edge，CPODE)图案或定义氧化层上聚合物边缘(PODE)图案来通过移除虚设材料和半导体主体的一部分甚至是绝缘特征的在虚设材料下方的一部分而形成沟槽。在至少一个实例中，术语“定义氧化层”界定邻近于绝缘特征的有效区(active region)。与其它方法相比，通过CPODE图案形成的密封环占用的芯片中的区域减小，同时具有减小的耦合效果。通过以介电材料填充沟槽而形成介电结构。不需要额外掩模用于CPODE图案或PODE图案。在一些实施例中，在装置的其它部分(例如电容器)中形成其它CPODE结构的同时形成介电结构。与形成其它CPODE结构同时形成介电结构有助于避免对额外掩模的需要且降低制造成本。
介电结构形成于电路区域与切割线之间的密封环区域中。在一些实施例中，介电结构与两个邻接阱区或两个邻接标准单元(cell)之间的中线对准。在一些实施例中，介电结构位于两个边缘虚设结构之间。通过使用介电结构，与其它方法相比，因为噪声耦合路径归因于不导电材料而被切断，耦合效果得以减小。因为密封环仍提供适当保护功能、防止湿气渗透、离子污染和切割程序期间产生的应力，因此制造质量得以维持。
图1为根据一个或多个实施例的制造包含密封环的半导体装置的方法100的流程图。方法100包含操作110，其中在半导体条带上方形成虚设结构且沿着虚设结构的侧壁形成隔片。在一些情况下，虚设结构称为牺牲栅极结构。虚设结构包含虚设材料。也称为半导体鳍片(semiconductor fin)的半导体条带从衬底延伸。在一些情况下，虚设结构直接形成于衬底的顶表面上。在一些情况下，虚设结构形成于阱区的边缘上。在至少一个实例中，虚设结构形成于有效区的边缘上。
隔片在半导体条带的顶表面上。隔片毗连虚设结构的侧壁。在一些实施例中，隔片包含氧化硅、氮化硅或另一合适材料。举例来说，在一些实施例中，隔片包含氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构。
图2A为根据一个或多个实施例的具有密封环的半导体装置的示意性平面图。芯片20具有电路区域22和密封环区域24。电路区域22与密封环区域24共享共同工件，即衬底。密封环区域24邻近于电路区域22的边缘。集成电路形成于电路区域22中且在密封环区域24的内侧上。切割线(未展示)在密封环区域24的外部上。
图2B到图2F为根据一个或多个实施例的在各个制造阶段沿着图2A中的线A-A'取的示意性横截面图。
图2B为根据一个或多个实施例的在操作110之后的半导体装置200的横截面图。半导体装置200在密封环区域24中。在一些实施例中，半导体装置200包含衬底202和半导体条带204。半导体条带204从衬底202延伸。在一些实施例中，衬底202不含半导体条带204，且因此具有平面顶表面。在至少一个实施例中，衬底202为硅衬底。在一些实施例中，衬底202为绝缘体上硅(silicon on insulator layer，SOI)衬底或蓝宝石上硅(silicon onsapphire，SOS)衬底。衬底202包含：合适元素半导体，例如锗或金刚石；合适化合物半导体，例如碳化硅、氮化镓、砷化镓或磷化铟；或合适合金半导体，例如锗化硅、硅锡、砷化铝镓(aluminum gallium arsenide)或磷化砷化镓(gallium arsenide phosphide)。在一些实施例中，衬底202与半导体条带204是由相同材料制成。在一些实施例中，衬底202与半导体条带204是由不同材料制成。
衬底202包含有效区206和绝缘特征208。在一些实施例中，绝缘特征208称为隔离特征或无效区(inactive region)。绝缘特征为浅沟槽隔离(shallow trench isolation，STI)、场氧化物(field oxide，FOX)或其它合适电绝缘结构。绝缘特征208电隔离有效区206与半导体条带204的其它区域。在至少一个实例中，绝缘特征(绝缘区)208的形成包含光刻工艺、用以在半导体条带204或衬底202中形成沟槽的蚀刻工艺，以及用于以一种或多种介电材料填充所述沟槽的沉积工艺。在一些实施例中，绝缘特征208的形成包含另一STI程序或硅局部氧化(local oxidation of silicon，LOCOS)。
有效区206在第一方向上在绝缘特征208之间。半导体条带204在垂直于包含第一方向的平面的第二方向上在绝缘特征208之间。半导体条带204的上部部分突出于绝缘特征208之上。在一些实施例中，在衬底202不含半导体条带204时，绝缘特征208在衬底202中，且绝缘特征208的顶表面与衬底202的顶表面大体上共面。在一些实施例中，有效区206包含安置在半导体条带204或衬底202中且邻近于绝缘特征208的第一阱区210A和第二阱区210B。阱区210A和210B的形成包含植入工艺。在一些实施例中，有效区206包含单个阱区。在一些实施例中，有效区206不含任何阱区。虚设结构212、214A和214B在半导体条带204的顶表面上。在一些情况下，在衬底202不含半导体条带204时，虚设结构212、214A和214B在衬底202的顶表面上。在一些情况下，虚设结构212、214A和214B也称为虚设栅极结构。虚设结构212、214A和214B至少部分地在有效区206上。虚设结构212完全在有效区206上。虚设结构214A和214B部分地在有效区206上且部分地在绝缘特征208上。在一些实施例中，虚设结构214A和214B完全在绝缘特征208上。在一些实施例中，虚设结构214A和214B完全在有效区206上。在有效区206包含第一阱区210A和第二阱区210B时，虚设结构212与第一阱区210A与第二阱区210B的界面处的中线大体上对准。隔片216沿着虚设结构212、214A和214B中的每一者的侧壁。
在一些实施例中，半导体装置200包含更多不同于虚设结构212、214A和214B的虚设结构，例如完全在绝缘特征208上的虚设结构(未展示)。虚设结构212在虚设结构214A与214B之间。在一些实施例中，一个或多个虚设结构在虚设结构212与虚设结构214A和214B之间。在一些实施例中，此类额外虚设结构在后续工艺中被栅电极替换。在一些实施例中，例如，在后栅极方法(gate-last methodology)中，虚设结构214A和214B可替换以形成边缘栅极结构。在一些实施例中，虚设结构214A和214B并不充当栅电极，而是用以保护晶体管的边缘。因为虚设结构214A和214B形成于有效区206的边缘或单元的边缘上，因此虚设结构214A和214B对应于扩散区上聚合物边缘(poly-on-diffusion-edge，PODE)图案。因为虚设结构212形成于两个阱区的连接边缘或两个单元的共同边缘上，因此虚设结构212对应于连续扩散区上聚合物边缘(continuous poly-on-diffusion-edge，CPODE)图案。举例来说，虚设结构212在第一阱区210A和第二阱区210B上，且与两个邻接阱区的中线对准。在一些实施例中，虚设结构212从第一阱区210A与第二阱区210B的中线偏移。在集成电路(IC)布局中，PODE图案使用标记“PODE”示意性地指示，且CPODE图案使用标记“CPODE”示意性地指示。在一些实施例中，PODE图案与CPODE图案是通过使用相同光掩模而由相同材料形成，例如聚(多晶硅)图案。在此类实施例中，聚合物图案、PODE图案与CPODE图案形成于相同层中。在一些实施例中，PODE图案与CPODE图案形成于相同层中，但与聚合物图案形成于不同层中。在一些实施例中，PODE图案与聚合物图案形成于相同层中，但与CPODE图案形成于不同层中。在一些实施例中，PODE图案和CPODE图案在标准单元布局中与一个或多个晶体管合并以实现较高密度和较小拐角变化(corner variation)，例如对于放置在相同晶片上的不同位置处的芯片，由放置在相同芯片上的不同位置的单元的工艺变化造成的迁移率变化。拐角变化是由制造过程中的不均匀性引起，其导致装置在性能特性上具有变化。
在一些实施例中，虚设结构212、214A与214B是同时形成。在后栅极或“替换栅极”方法中，最初形成也称为牺牲栅极结构的虚设结构212、214A和214B，执行与半导体装置200相关联的各种工艺，且随后移除虚设结构212、214A和214B的虚设材料且以一种或多种材料替换。在一些实施例中，虚设结构212、214A和214B包含栅极电介质和/或栅电极。
举例来说，栅极电介质为二氧化硅。在一些情况下，二氧化硅为热生长氧化物。在一些实施例中，栅极电介质为高介电常数(高k；HK)材料。高k介电材料的介电常数高于二氧化硅的介电常数。在一些实施例中，栅电极包含多晶硅(poly-Si)、多晶硅-锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属和/或其它合适层。栅电极的形成包含沉积工艺和后续蚀刻工艺。在一些实施例中，虚设结构212、214A和214B进一步包含在栅电极上方的硬掩模层。在一些实施例中，虚设结构212、214A和214B是以先栅极方法(gate-firstmethodology)或后栅极与先栅极方法的混合工艺形成。
隔片216沿着虚设结构212、214A和214B的侧壁。隔片216包含介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅或其组合。在一些情况下，隔片216的形成包含含沉积和回蚀工艺的程序。在各种实施例中，通过执行各向同性或各向异性蚀刻工艺以形成D形、I形或L形隔片来对隔片216进行图案化。
返回到图1，方法100以操作120继续，其中在虚设结构和隔片上方沉积层间电介质(ILD)。在一些实施例中，在沉积ILD之前在虚设结构和隔片上方沉积蚀刻终止层(etchstop layer)，例如接触蚀刻终止层(contact etch stop layer，CESL)。蚀刻终止层包含氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或另一合适材料。在一些实施例中，蚀刻终止层的形成包含沉积工艺且接着为回蚀工艺。蚀刻终止层是通过CVD、高密度等离子体CVD(highdensity plasma CVD，HDP-CVD)、旋涂式涂布、物理气相沉积(physical vapordeposition，PVD)、原子层沉积(atomic layer deposition，ALD)和/或其它合适方法而沉积。之后，举例来说，通过CVD、PVD、高密度等离子体(high density plasma，HDP)、旋涂电介质(SOD)工艺、其它合适工艺和/或其组合来沉积ILD。在一些实施例中，沉积工艺之后进行平坦化工艺，例如化学机械抛光(chemical mechanical polishing，CMP)工艺、蚀刻工艺或另一合适工艺。
图2C为根据一个或多个实施例的在操作120之后的半导体装置200的横截面图。在蚀刻终止层(未展示)形成于虚设结构212、214A和214B以及隔片216上方之后，在蚀刻终止层上方沉积层间电介质(ILD)218。在一些实施例中，层间电介质218包含绝缘材料，例如氧化硅、氮化硅、未掺杂硅酸盐玻璃(undoped silicate glass，USG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、低k介电材料、TEOS、其它合适材料和/或其组合。在一些实施例中，层间电介质218经平坦化以与虚设结构212、214A和214B的顶表面共面。举例来说，层间电介质218是通过使用化学机械平坦化(chemical mechanical planarization，CMP)移除层间电介质218的在虚设结构212、214A和214B以及电路区域22中的其它虚设栅极结构上方的部分而得以平坦化。在一些实施例中，应用CMP来移除在虚设结构212、214A和214B上方的蚀刻终止层以曝露栅电极或栅电极上方的硬掩模层。在一些实施例中，使用CMP来移除栅电极上的硬掩模层。在各种实施例中，使用其它平坦化技术，例如蚀刻工艺。
返回到图1，方法100以操作130继续，其中从半导体条带移除虚设材料。在一些实施例中，虚设材料为在第一有效区与第二有效区之间的共同虚设多晶硅。使用光刻工艺和蚀刻工艺移除虚设结构的虚设材料。在光刻工艺期间，对应于CPODE图案的虚设结构曝露，而其它虚设结构或栅极结构受掩模层保护。在一些情况下，对应于PODE图案的虚设结构与CPODE图案同时曝露。执行蚀刻工艺以移除栅极电介质和栅电极以曝露半导体条带或衬底的顶表面。在一些实施例中，使用与移除电路区域22中的有效栅电极相同的工艺来进行移除工艺。在一些实施例中，移除虚设材料包括在后栅极方法中以有效栅极结构替换不同于对应于CPODE或PODE图案的虚设结构的虚设结构。
接着以相同工艺对电路区域22中的有效栅电极执行栅极替换工艺。在一些实施例中，以一或多个层填充开口。举例来说，通过使用热氧化工艺形成第一介电层。在一些情况下，通过沉积工艺形成第一介电层。在一些实施例中，第二介电层形成于第一介电层上。在一些情况下，第二介电层包含高k介电材料。在一些实施例中，第二介电层具有U形状或矩形形状。在一些实施例中，导电层位于由第二介电层界定的腔体内。在一些情况下，导电层直接安置在第一介电层上。在至少一个实施例中，导电层为钨。在一些实施例中，导电层包含例如钛、镍或钽的不同材料，且具有适合于p型装置或n型装置的功函数(work function)。在栅极替换工艺之后，虚设结构214A和214B形成为无效栅极结构220A和220B。
方法100以操作140继续，其中移除半导体条带的在虚设结构下方的一部分以形成沟槽。在一些实施例中，在衬底不含半导体条带(即衬底具有平面顶表面)时，通过移除衬底的在虚设结构下方的一部分而形成沟槽。使用一个或多个蚀刻工艺移除虚设结构和下方的半导体条带部分。在一些实施例中，用以在操作130中移除虚设结构的移除工艺与用以在操作140中移除半导体条带的一部分的移除工艺为连续移除工艺。在一些实施例中，用以在操作130中移除虚设结构的移除工艺与用以在操作140中移除半导体条带的一部分的移除工艺为单独的移除工艺。沟槽对应于CPODE图案。在一些实施例中，沟槽分离两个邻接有效区。在一些实施例中，沟槽在两个邻接标准单元之间。沟槽延伸穿过两个邻接有效区的至少邻接的两个阱区，即沟槽的底表面在邻接的两个阱阱区的底表面下方。沟槽的形成包含蚀刻工艺。在蚀刻工艺期间，移除衬底的至少一部分以在相邻有效区之间界定沟槽。在一些实施例中，此类蚀刻工艺称为过蚀刻(over-etching)。
图2D为根据一个或多个实施例的在操作140之后的半导体装置200的横截面图。图2D为在后栅极工艺期间的横截面图，其中移除虚设结构214A和214B以待用无效栅极结构220A和220B替换。从虚设结构214A和214B移除栅电极和栅极电介质，从而在层间电介质218中产生开口(未展示)。开口在隔片216之间。从虚设结构214A和214B移除栅电极和栅极电介质包含光刻工艺和蚀刻工艺。蚀刻工艺包含通过使用例如NH4OH、稀HF和/或其它合适蚀刻剂的溶液的湿式蚀刻或通过使用例如氟基和/或氯基蚀刻剂的气体的干式蚀刻。在一些实施例中，栅极电介质保持在开口中，且仅移除栅电极。举例来说，栅极电介质为高k介电材料，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2和/或其它合适材料。在至少一个实施例中，在移除栅电极之后随后通过使用缓冲氧化物蚀刻剂(buffered oxide etchant，BOE)从开口移除栅极电介质。
沟槽222包含上部部分222A和下部部分222B。上部部分222A在半导体条带204的顶表面上方，且下部部分222B在半导体条带204的顶表面下方。上部部分222A类似于通过移除虚设结构214A和214B而形成的开口。在一些实施例中，上部部分222A与通过移除虚设结构214A和214B而形成的开口的形成同时形成。在一些实施例中，不移除虚设结构214A和214B。在一些实施例中，依序地通过移除虚设结构214A和214B而形成开口和形成上部部分222A。下部部分222B与上部部分222A对准。在一些实施例中，上部部分222A和下部部分222B是通过单个蚀刻工艺形成。在一些实施例中，上部部分222A与下部部分222B是通过多个蚀刻工艺形成。举例来说，通过与通过移除虚设结构214A和214B形成的开口相同的程序移除上部部分222A，且通过利用等离子体源和蚀刻剂气体的后续干式蚀刻移除下部部分222B。在一些实施例中，等离子体源为电感耦合等离子体(inductively coupled plasma，ICP)、变压器耦合等离子体(transformer coupled plasma，TCP)、电子回旋共振(electroncyclotron resonance，ECR)、反应性离子蚀刻(reactive ion etch，RIE)和/或其它合适技术。在至少一个实施例中，沟槽222将一个有效区分离成两个有效区。为减小或防止两个有效区之间的漏电流，沟槽222延伸到等于或大于阱区的深度的深度。
再次返回到图1，方法100以操作150继续，其中以介电材料填充沟槽以形成介电结构。在一些实施例中，以多于一种介电材料填充沟槽。介电结构具有大体上等于其它非功能性边缘虚设结构或功能性栅电极的栅极长度的宽度。介电结构的形成包含沉积工艺。在一些实施例中，使用平坦化或蚀刻工艺来移除在介电材料的形成期间沉积的过剩材料。
图2E为根据一个或多个实施例的在操作150之后的半导体装置200的横截面图。以介电材料填充沟槽222以形成介电结构224。在一些实施例中，介电材料为氮化硅。在一些实施例中，介电材料为碳化硅。在一些实施例中，介电材料为高k介电材料。介电结构224的顶表面与无效栅极结构(又称为边缘虚设结构)220A和220B的顶表面大体上共面或与电路区域22中的有效栅电极的顶表面大体上共面。在一些实施例中，介电结构224的顶表面高于有效栅电极的顶表面。在一些实施例中，介电结构224的宽度与无效栅极结构(又称为边缘虚设结构)220A和220B或其它有效栅电极中的至少一者的栅极长度大体上相同。取决于半导体装置200的工艺结点(process node)，介电结构224的宽度范围从约40埃
Figure GDA0002078460720000081
到约
Figure GDA0002078460720000082
举例来说，介电结构224的宽度范围从约
Figure GDA0002078460720000083
到到约
Figure GDA0002078460720000084
在一些情况下，如果介电结构224的宽度过厚，那么密封环区域24将增大。在一些实施例中，介电结构224包含多个结构。举例来说，介电结构224包含氧化物-氮化物-氧化物结构(ONO)。在一些实施例中，沟槽222的上部部分222A以一种介电材料填充，且沟槽222的下部部分222B以不同介电材料填充。介电结构224是通过使用例如CVD、PVD、ALD、其它合适工艺或其组合的沉积工艺形成。在一些实施例中，使用第一形成工艺来填充上部部分222A，且使用不同形成工艺来填充下部部分222B。在一些实施例中，一个或多个介电结构形成于无效栅极结构(又称为边缘虚设结构)220A与220B之间。在一些实施例中，虚设结构214A和214B能够在形成介电结构224之后加以替换。
与不使用介电材料来形成密封环结构的其它方法相比，介电结构224切断噪声路径且减小耦合效果。此外，与不使用CPODE层来形成密封环结构的其它方法相比，因为通过连同形成晶体管或电容器来形成介电结构224省略了额外光掩模和制造工艺，介电结构224减小制造成本。同时，与使用不同方法形成的其它装置相比，因为介电结构224在沟槽222内，因此减小或完全避免了在制造介电结构224期间的未对准风险。
返回到图1，方法100以操作160继续，其中在介电结构上方堆叠金属间电介质(IMD)层。IMD层从电路区域22中的金属间介电层延伸。在一些实施例中，第二蚀刻终止层沉积在层间电介质上方，且界面层沉积在第二蚀刻终止层上方。第二蚀刻终止层包含氮化硅、氮氧化硅、碳化硅、碳氧化硅或其它合适材料。第二蚀刻终止层的形成包含通过CVD、溅镀或其它合适工艺进行的沉积工艺。金属间介电层包含介电常数通常低于3的低k介电材料或介电常数通常低于2.6的端低k(extreme low-k，ELK)介电材料。在一些实施例中，硬掩模层或接触特征形成于介电结构与第二蚀刻终止层之间。金属间介电层形成于界面层上方。在一些实施例中，金属间介电层是由与层间电介质相同的介电材料或不同的介电材料制成。第二蚀刻终止层具有与金属间介电层不同的蚀刻选择性。
在操作170中，在金属间介电层中形成延伸密封环元件。以反复方式执行操作160与操作170，直到在电路区域22中完成IC工艺。延伸密封环元件包含水平延伸密封环(horizontally extending seal ring，HESR)元件和垂直延伸密封环(verticallyextending seal ring，VESR)元件。水平延伸密封环元件对应于电路区域22中的互连元件的金属线，且垂直延伸密封环元件对应于电路区域22中的互连元件的通孔插塞。延伸密封环元件是由导电材料或不导电材料制成。在延伸密封环是由导电材料制成时，材料的形成包含类似于电路区域22中的金属线和通孔插塞的典型BEoL工艺。在延伸密封环是由不导电材料制成时，材料的形成包含光刻工艺、蚀刻工艺和沉积工艺。在一些实施例中，为与金属间介电层相区分，不导电材料也称为子介电结构。
图2F为根据一个或多个实施例的在操作170之后的半导体装置200的横截面图。第一金属间介电层240沉积于介电结构224和层间电介质218上方。第一水平延伸密封环元件250形成于第一金属间介电层240中。第一水平延伸密封环元件250是使用单镶嵌工艺(single damascene process)而由导电材料形成。在一些实施例中，第一水平延伸密封环元件250是使用双重镶嵌工艺(dual damascene process)而连同下伏导电特征一起形成。多个金属结构中的每一金属结构和多个通孔结构中的每一通孔结构包含铜、铜合金、钨、铝、金或另一合适材料中的至少一者。
在形成第一水平延伸密封环元件250之后，第二金属间介电层242沉积在第一金属间介电层240和第一水平延伸密封环元件250上方。第一垂直延伸密封环元件252和第二水平延伸密封环元件254形成于第二金属间介电层242中。在一些实施例中，多个第一垂直延伸密封环元件252形成于第二金属间介电层242中。第一垂直延伸密封环元件252和第二水平延伸密封环元件254是使用镶嵌工艺而由导电材料形成。多个金属结构中的每一金属结构和多个通孔结构中的每一通孔结构包含铜、铜合金、钨、铝、金或另一合适材料中的至少一者。在较接近于衬底的位置处以不导电材料形成水平延伸密封环元件或垂直延伸密封环元件将对耦合效果具有更显著的影响。在一些实施例中，最接近于衬底的水平延伸密封环元件(即M0层中的水平延伸密封环元件)是以不导电材料形成。在一些实施例中，最接近于衬底的垂直延伸密封环元件(即V0层中的垂直延伸密封环元件)是以不导电材料形成。在一些实施例中，第一水平延伸密封环元件250、第一垂直延伸密封环元件252或第二水平延伸密封环元件254中的至少一者是由例如氮化硅的不导电材料制成。举例来说，在一些实施例中，第一水平延伸密封环元件250不导电；第一垂直延伸密封环元件252不导电；且第二水平延伸密封环元件254导电。在一些实施例中，半导体装置200进一步以交替方式包含多个水平延伸密封环元件和多个垂直延伸密封环元件。在一些实施例中，应用光掩模以在处理电路区域22期间保护密封环区域24。在一些实施例中，应用光掩模以在处理密封环区域24期间保护电路区域22。在一些实施例中，使用相同光掩模来同时处理电路区域22与密封环区域24。减少工艺中使用的掩模的数目有助于降低制造成本。
在一些实施例中，通过光刻工艺形成在电路区域22上方的第一硬掩模层。在一些实施例中，第一硬掩模层为经图案化光致抗蚀剂层。在密封环区域24中，通过蚀刻穿过第一金属间介电层240而形成用于第一水平延伸密封环元件250的沟槽开口。在一些实施例中，通过例如反应性离子蚀刻(RIE)工艺的等离子体辅助工艺形成沟槽开口。在一些实施例中，在第一金属间介电层240下方和层间电介质218上方形成蚀刻终止层(未展示)。在一些实施例中，蚀刻终止层具有对于第一金属间介电层240的高蚀刻选择性，且包含氮化硅、碳化硅或氮氧化硅。例如氮化硅的介电材料沉积在沟槽开口中以形成第一水平延伸密封环元件250。在一些实施例中，沉积工艺包含化学气相沈积(chemical vapor deposition，CVD)、物理气相沉积(PVD)、高密度等离子体(HDP)沉积、旋涂沉积(SOD)、其它合适工艺和/或其组合。第一硬掩模层从电路区域22移除，且金属结构通过光刻工艺、蚀刻工艺和形成工艺(例如镀敷、PVD、溅镀或另一合适工艺)而形成于电路区域22中。在一些实施例中，形成晶种层和例如铜的导电材料，直到导电材料的顶表面高于第一金属间介电层240的顶表面。在一些实施例中，扩散阻挡层形成于晶种层与导电材料之间。在一些实施例中，扩散阻挡层包含钛、氮化钛、钽、氮化钽及其组合。在一些实施例中，执行CMP工艺以在形成导电材料之后移除第一金属间介电层240上方的过剩导电材料部分。或者，在电路区域22中形成第一水平延伸密封环元件250与形成导电材料的次序可反转。
在一些实施例中，通过光刻工艺界定电路区域22上方的第二硬掩模层。类似于双重镶嵌工艺，通过沟槽优先或通孔优先方法形成第一垂直延伸密封环元件252和第二水平延伸密封环元件254。在一些实施例中，穿过第二金属间介电层242形成用于第一垂直延伸密封环元件252的第一开口。在一些实施例中，通过例如RIE工艺的等离子体辅助工艺形成第一开口。在一些实施例中，蚀刻终止层在第二金属间介电层242与第一金属间介电层240之间。在一些实施例中，蚀刻终止层具有对于第一金属间介电层240的高蚀刻选择性，且包含氮化硅、碳化硅或氮氧化硅。通过蚀刻第二金属间介电层242而形成用于第二水平延伸密封环元件254的第二开口。在一些实施例中，蚀刻工艺包含RIE工艺，且在第二金属间介电层242的上部部分上停止。第二开口与整个第一开口重叠，且第二开口的底表面在第一开口的底表面上方。在一些实施例中，第二开口也称为沟槽。在一些实施例中，第二开口与多个第一开口重叠且环绕多个第一开口。介电材料经沉积且填充第一开口和第二开口以形成第一垂直延伸密封环元件252和第二水平延伸密封环元件254。类似于第一水平延伸密封环元件250，第一垂直延伸密封环元件252和第二水平延伸密封环元件254的沉积工艺包含CVD、PVD、HDP、SOD、其它合适工艺和/或其组合。从电路区域22移除第二硬掩模层，且通孔插塞和金属结构通过双重镶嵌工艺形成于电路区域22中。或者，在电路区域22中形成第一垂直延伸密封环元件252和第二水平延伸密封环254与形成导电材料的次序可反转。
图3为根据一个或多个实施例的半导体装置300的示意图。半导体装置300类似于半导体装置200，相同元件具有增大100的相同参考数字。半导体装置300包含衬底302与层间电介质318。半导体装置300包含第一介电结构326A、第二介电结构326B和第三介电结构324。第一介电结构326A和第二介电结构326B对应于PODE图案，而第三介电结构324对应于CPODE图案。在第一介电结构326A或第二介电结构326B中，半导体条带304的一部分和下方的绝缘特征308的一部分被移除。在一些实施例中，第一介电结构326A、第二介电结构326B和第三介电结构324是由相同介电材料(例如，氮化硅)制成。在一些实施例中，第一介电结构326A或第二介电结构326B中的至少一者是由与第三介电结构324不同的介电材料制成。第一介电结构326A、第二介电结构326B和第三介电结构324的底表面彼此共面。在一些实施例中，第一介电结构326A、第二介电结构326B和第三介电结构324的底表面不共面。
图4为根据一个或多个实施例的半导体装置400的示意图。半导体装置400类似于半导体装置300，相同元件具有增大100的相同参考数字。半导体装置400包含衬底402。半导体装置400包含第一介电结构426A、第二介电结构426B和第三介电结构424。与第一介电结构326A、第二介电结构326B和第三介电结构324相比，第三介电结构424形成于半导体条带404的顶表面上，且第一介电结构426A和第二介电结构426B部分地形成于半导体条带404的顶表面和绝缘特征408的顶表面上。与半导体装置300相比，不在半导体装置400中形成延伸到半导体条带404中的沟槽。
图5为根据一个或多个实施例的半导体装置500的示意图。半导体装置500类似于半导体装置200，相同元件具有增大300的相同参考数字。半导体装置500包括绝缘特征508与层间电介质(ILD)518。半导体装置500包含介电结构524、在第一金属间介电层540中的第一水平延伸密封环元件550，以及在第二金属间介电层542中的第一垂直延伸密封环元件552和第二水平延伸密封环元件554。与半导体装置200中的第一垂直延伸密封环元件252相比，第一垂直延伸密封环元件552具有连续条形形状，从而形成沿着内部IC延伸的闭环密封环。
半导体装置500包含用于第一水平延伸密封环元件550、第一垂直延伸密封环元件552和第二水平延伸密封环元件554中的每一者的导电材料。在一些实施例中，第一水平延伸密封环元件550、第一垂直延伸密封环元件552或第二水平延伸密封环元件554中的至少一者的材料以例如氮化硅的介电材料替换。与将导电材料用作水平延伸密封环元件和垂直延伸密封环元件的其它方法相比，氮化硅有助于进一步隔离密封环，由此降低耦合效果且增强IC性能。在一些实施例中，介电材料为不同于周围金属间介电层的材料。
图6为根据一个或多个实施例的半导体装置600的示意图。半导体装置600类似于半导体装置400，相同元件具有增大200的相同参考数字。半导体装置600包括层间电介质(ILD)618。半导体装置600包含第一介电结构626A、第二介电结构626B、第三介电结构624、第一水平延伸密封环元件650、第一垂直延伸密封环元件652、第二水平延伸密封环元件654、第一金属间介电层640和第二金属间介电层642。与半导体装置400中的第一水平延伸密封环元件450相比，第一水平延伸密封环元件650接触第一介电结构626A、第二介电结构626B和第三介电结构624。在一些实施例中，第一垂直延伸密封环元件652具有连续条形形状，位于第一水平延伸密封环元件650上以形成闭环密封环结构。在一些实施例中，第一水平延伸密封环元件650、第一垂直延伸密封环元件652和第二水平延伸密封环元件654中的至少一者由介电材料(例如，氮化硅)制成。
半导体装置600包含用于第一水平延伸密封环元件650、第一垂直延伸密封环元件652和第二水平延伸密封环元件654中的每一者的导电材料。在一些实施例中，第一水平延伸密封环元件650、第一垂直延伸密封环元件652或第二水平延伸密封环元件654中的至少一者的材料由介电材料(例如氮化硅)替换。
图7为根据一个或多个实施例的半导体装置700的示意图。半导体装置700类似于半导体装置600，相同元件具有增大100的相同参考数字。半导体装置700包括绝缘特征708与层间电介质718。半导体装置700包含第一介电结构726A、第二介电结构726B和第三介电结构724。半导体装置700进一步具有第一密封环700A和第二密封环700B。举例来说，第一密封环700A包含第一水平延伸密封环元件750A、第一垂直延伸密封环元件752A和第二水平延伸密封环元件754A。第一水平延伸密封环元件750A在第一介电结构726A上。第二密封环700B包含第一水平延伸密封环元件750B、第一垂直延伸密封环元件752B和第二水平延伸密封环元件754B。第一水平延伸密封环元件750B接触第二介电结构726B和第三介电结构724。在一些实施例中，第一垂直延伸密封环元件752A或752B具有连续条形形状，位于第一水平延伸密封环元件750A或第一水平延伸密封环元件750B上。在一些实施例中，第一密封环700A与第二密封环700B隔离。
半导体装置700包含用于第一水平延伸密封环元件750A、750B、第一垂直延伸密封环元件752A、752B和第二水平延伸密封环元件754A、754B中的每一者的导电材料。在一些实施例中，第一水平延伸密封环元件750A、750B、第一垂直延伸密封环元件752A、752B或第二水平延伸密封环元件754A、754B中的至少一者的材料由介电材料(例如氮化硅)替换。
图8为根据一个或多个实施例的半导体装置800的示意图。半导体装置800类似于半导体装置200，相同元件具有增大700的相同参考数字。半导体装置800为典型1P7M(一种聚合物七种金属)密封环结构。在一些实施例中，半导体装置800具有其它互连方案，例如1P8M或2P5M或其它合适布置。半导体装置800包含介电结构824、接触特征(或硬掩模)830、多个水平延伸密封环元件850、854、858、862、866、870、874和多个垂直延伸密封环元件852、856、860、864、868、872。在一些实施例中，多个水平延伸密封环元件850、854、858、862、866、870、874和多个垂直延伸密封环元件852、856、860、864、868、872中的至少一者是由介电材料制成。在一些实施例中，多个水平延伸密封环元件850、854、858、862、866、870、874中的仅一者是由导电材料制成。在一些情况下，最顶端水平延伸密封环元件874为接地。在一些实施例中，多个水平延伸密封环元件850、854、858、862、866、870、874中的每一水平延伸密封环元件和多个垂直延伸密封环元件852、856、860、864、868、872中的每一垂直延伸密封环元件是由介电材料制成。
在一些实施例中，多个水平延伸密封环850、854、858、862、866、870、874中的至少一个水平延伸密封环或多个垂直延伸密封环元件852、856、860、864、868、872中的至少一个垂直延伸密封环是通过重复上文所描述的双重镶嵌工艺而形成。在一些实施例中，多个水平延伸密封环850、854、858、862、866、870、874中的至少一个水平延伸密封环或多个垂直延伸密封环元件852、856、860、864、868、872中的至少一个垂直延伸密封环是在电路区域22中形成最顶端金属层之后同时形成。在一些实施例中，通过蚀刻或钻到金属间介电层中而形成深开口。接着以介电材料填充深开口。在一些实施例中，填充工艺包含PVD、CVD、HDP沉积、SOD或另一合适工艺。深开口外部的介电材料经平坦化以移除过剩介电材料。使用深开口工艺避免使用不同掩模用于形成电路区域22和密封环区域24中的元件；且因此，与其它技术相比有助于降低制造成本。
半导体装置800包含用于第一水平延伸密封环元件850、第一垂直延伸密封环元件852和第二水平延伸密封环元件854中的每一者的导电材料。在一些实施例中，第一水平延伸密封环元件850、第一垂直延伸密封环元件852或第二水平延伸密封环元件854中的至少一者的材料由介电材料(例如氮化硅)替换。
半导体装置200到800可经受进一步进行工艺以完成制造。举例来说，第一钝化层(first passivation layer)形成于最顶端金属间介电层上，且第二钝化层形成于第一钝化层上。在一些实施例中，第一钝化层和第二钝化层是由氧化物、氮化物及其组合形成。半导体装置200到800进一步包含在最顶端金属层上方且物理上连接到最顶端金属层的铝环(或者称为铝垫或垫环)。铝环可包括在第一钝化层上方的部分和穿透到第一钝化层中的部分。铝环与形成在半导体装置200到800的顶表面上曝露的接合垫(未展示)同时形成。
此描述的一个方面涉及一种制造半导体结构的方法。所述方法包含在半导体主体上方形成虚设结构、在半导体主体上方沉积层间电介质(ILD)、移除所述虚设结构以在层间电介质中形成开口、以介电材料填充所述开口以形成介电结构，以及在介电结构上方堆叠多个互连元件。
此描述的另一方面涉及一种制造环结构的方法。所述方法包含：在半导体条带上方形成中心虚设结构、第一边缘虚设结构和第二边缘虚设结构；移除所述第一边缘虚设结构的虚设材料以及所述半导体条带的一部分和绝缘特征的由所述第一边缘虚设结构界定的一部分以形成第一沟槽；移除所述第二边缘虚设结构的虚设材料以及所述半导体条带的一部分和所述绝缘特征的由所述第二边缘虚设结构界定的一部分以形成第二沟槽；移除所述中心虚设结构的虚设材料和所述半导体条带的由所述中心虚设结构界定的一部分以形成第三沟槽；以及以介电材料填充所述第一沟槽、所述第二沟槽和所述第三沟槽以形成第一介电结构、第二介电结构和第三介电结构。所述中心虚设结构在所述第一边缘虚设结构与所述第二边缘虚设结构之间。
此描述的再一方面涉及一种半导体结构。所述半导体结构包含在密封环区域中的半导体条带以及延伸到所述半导体条带中的介电结构。多个金属结构和多个通孔结构堆叠在所述介电结构上方以形成密封环结构。
在本发明实施例中，其中所述介电结构与所述介电结构上的所述多个互连元件形成密封环。
在本发明实施例中，进一步包括：移除所述半导体主体的由所述开口界定的一部分以形成沟槽；以及以所述介电材料填充所述沟槽。
在本发明实施例中，其中移除所述半导体主体的所述部分包括在单个蚀刻工艺中移除所述半导体主体的所述部分与所述虚设材料。
在本发明实施例中，其中移除所述半导体主体的一部分包括在所述沟槽的对置侧隔离出第一阱区和第二阱区。
在本发明实施例中，其中移除所述虚设材料以形成所述开口包括形成宽度从约40埃
Figure GDA0002078460720000151
到约
Figure GDA0002078460720000152
的所述开口。
在本发明实施例中，进一步包括：以第二介电材料替换所述多个互连元件中在所述介电结构正上方的至少一个互连元件。
在本发明实施例中，进一步包括：使所述多个互连元件的最顶端导电层中的导电结构接地。
在本发明实施例中，进一步包括：以交替方式在所述第一介电结构、所述第二介电结构和所述第三介电结构上方堆叠多个金属结构和多个通孔结构。
在本发明实施例中，进一步包括：在所述第一介电结构、所述第二介电结构和所述第三介电结构上方堆叠多个子介电结构，其中所述多个子介电结构对应于互连工艺中的多个金属结构和多个通孔结构。
在本发明实施例中，进一步包括：在所述第一介电结构上方堆叠第一组金属结构和通孔结构；以及在所述第二介电结构和所述第三介电结构上方堆叠第二组金属结构和通孔结构，其中所述第一组金属结构和通孔结构与所述第二组金属结构和通孔结构隔离。
在本发明实施例中，进一步包括：以交替方式在所述第一介电结构、所述第二介电结构和所述第三介电结构上方堆叠多个金属结构和多个子介电结构。
在本发明实施例中，其中移除所述中心虚设结构的所述虚设材料和所述半导体条带的由所述中心虚设结构界定的所述部分包括形成宽度范围在约60埃
Figure GDA0002078460720000161
到约
Figure GDA0002078460720000162
的所述第三沟槽。
在本发明实施例中，其中所述介电结构包含氮化硅。
在本发明实施例中，进一步包括：第一边缘介电结构，其延伸到所述半导体条带和绝缘特征中；以及第二边缘介电结构，其延伸到所述半导体条带和所述绝缘特征中，其中所述介电结构在所述第一边缘介电结构与所述第二边缘介电结构之间。
在本发明实施例中，其中所述介电结构对应于连续定义氧化层上聚合物(CPODE)图案，且所述第一边缘介电结构和所述第二边缘介电结构对应于定义氧化层上聚合物(PODE)图案。
在本发明实施例中，其中所述第三介电结构的顶表面与电路区域中的有效栅电极的顶表面共面。
在本发明实施例中，进一步包括：在所述介电结构上方的多个金属间电介质(IMD)层，其中所述多个金属结构和所述多个通孔结构在所述多个金属间介电层中，且至少一个金属间介电层具有氮化硅结构以形成所述密封环结构。
虽然已详细地描述了诸实施例及其优点，但应理解，可在不脱离如所附权利要求书所界定的实施例的精神和范围的情况下在本文中做出各种改变、替代和更改。此外，本申请案的范围不既定限于本说明书中描述的工艺、机器、制品和物质组成、手段、方法、操作及步骤的特定实施例。如所属领域的一般技术人员将易于从本发明而了解，可根据本揭露利用执行与本文中所描述的对应实施例实质上相同的功能或实现与所述对应实施例实质上相同的结果的当前现有或稍后待开发的工艺、机器、制品、物质组成、手段、方法、操作或步骤。因此，所附权利要求书既定在其范围内包含这些工艺、机器、制品、物质组成、手段、方法、操作或步骤。此外，每一权利要求构成单独的实施例，且各种权利要求和实施例的组合在本揭露的范围内。

Claims (30)

1.一种制造密封环结构的方法，其特征在于，所述方法包括：
在半导体条带上方形成中心虚设结构、第一边缘虚设结构和第二边缘虚设结构，其中所述中心虚设结构在所述第一边缘虚设结构与所述第二边缘虚设结构之间；
移除所述第一边缘虚设结构的虚设材料以及所述半导体条带的一部分和第一绝缘特征的由所述第一边缘虚设结构界定的一部分以形成第一沟槽，其中所述第一绝缘特征的所述部分位于所述半导体条带的最顶表面下方；
移除所述第二边缘虚设结构的虚设材料以及所述半导体条带的一部分和第二绝缘特征的由所述第二边缘虚设结构界定的一部分以形成第二沟槽；
移除所述中心虚设结构的虚设材料和所述半导体条带的由所述中心虚设结构界定的一部分以形成第三沟槽；以及
以介电材料填充所述第一沟槽、所述第二沟槽和所述第三沟槽以形成第一介电结构、第二介电结构和第三介电结构。
2.根据权利要求1所述的方法，还包括：以交替方式在所述第一介电结构、所述第二介电结构和所述第三介电结构上方堆叠多个金属结构和多个通孔结构。
3.根据权利要求1所述的方法，还包括：在所述第一介电结构、所述第二介电结构和所述第三介电结构上方堆叠多个不导电结构，其中所述多个不导电结构对应于互连工艺中的多个金属结构和多个通孔结构。
4.根据权利要求1所述的方法，还包括：
在所述第一介电结构上方堆叠第一组金属结构和通孔结构；以及
在所述第二介电结构和所述第三介电结构上方堆叠第二组金属结构和通孔结构，其中所述第一组金属结构和通孔结构与所述第二组金属结构和通孔结构隔离。
5.根据权利要求1所述的方法，还包括：以交替方式在所述第一介电结构、所述第二介电结构和所述第三介电结构上方堆叠多个金属结构和多个不导电结构。
6.根据权利要求1所述的方法，其中移除所述中心虚设结构的所述虚设材料和所述半导体条带的由所述中心虚设结构界定的所述部分包括形成宽度范围在60埃到100埃的所述第三沟槽。
7.根据权利要求1所述的方法，其中所述第三介电结构的顶表面与电路区域中的有效栅电极的顶表面共面。
8.一种制造半导体结构的方法，其特征在于，所述方法包括：
在半导体主体上方形成多个虚设结构；
在所述半导体主体上方沉积层间电介质；
蚀刻所述多个虚设结构中的第一虚设结构，其中所述第一虚设结构的所述蚀刻包括移除所述半导体主体的在所述第一虚设结构下方的第一部分，以定义由所述层间电介质延伸至所述半导体主体中的第一开口；
以第一介电材料填充所述第一开口；以及
在所述第一介电材料上方堆叠多个互连组件，其中所述多个互连组件中的每一个互连组件包埋于金属间电介质层中，且所述多个互连组件中的至少一个互连组件包括与所述第一介电材料不同的第二介电材料。
9.根据权利要求8所述的方法，还包括：蚀刻所述多个虚设结构中的第二虚设结构以定义第二开口，其中所述第二开口至少位于所述层间电介质中。
10.根据权利要求9所述的方法，其中所述第二虚设结构的所述蚀刻与所述第一虚设结构的所述蚀刻同时进行。
11.根据权利要求8所述的方法，其中所述多个互连组件的所述堆叠包括：
在所述第一介电材料上方形成水平延伸密封环组件；以及
在所述水平延伸密封环组件上方形成垂直延伸密封环组件。
12.根据权利要求11所述的方法，其中所述垂直延伸密封环组件的所述形成包括形成包括所述第二介电材料的所述垂直延伸密封环组件。
13.根据权利要求11所述的方法，其中所述水平延伸密封环组件的所述形成包括形成包括所述第二介电材料的所述水平延伸密封环组件。
14.一种半导体结构，其特征在于，包括：
在密封环区域中的半导体条带；
延伸到所述半导体条带中的介电结构，其中多个金属结构和多个通孔结构堆叠在所述介电结构上方以形成密封环结构；
第一边缘介电结构，其延伸到所述半导体条带和绝缘特征中；以及
第二边缘介电结构，其延伸到所述半导体条带和所述绝缘特征中，其中所述介电结构在所述第一边缘介电结构与所述第二边缘介电结构之间。
15.根据权利要求14所述的半导体结构，其中所述介电结构包含氮化硅。
16.根据权利要求14所述的半导体结构，其中所述介电结构对应于连续定义氧化层上聚合物图案，且所述第一边缘介电结构和所述第二边缘介电结构对应于定义氧化层上聚合物图案。
17.根据权利要求14所述的半导体结构，还包括：在所述介电结构上方的多个金属间电介质层，其中所述多个金属结构和所述多个通孔结构在所述多个金属间电介质 层中，且至少一个金属间电介质 层具有氮化硅结构以形成所述密封环结构。
18.一种半导体结构，其特征在于，包括：
半导体主体；
多个结构，其中所述多个结构中的第一结构包括由所述半导体主体上方延伸到所述半导体主体中的第一介电材料；
位于所述半导体主体上方的层间电介质，其中所述层间电介质位于所述多个结构中的邻近结构之间；
位于所述第一结构上方的第一互连组件；
位于所述第一互连组件周围的金属间电介质层，其中所述金属间电介质层的材料与所述第一介电材料不同；以及
位于所述半导体主体中的绝缘特征,其中所述多个结构中的第二结构落在所述绝缘特征上。
19.根据权利要求18所述的半导体结构，其中所述多个结构中的每一个结构包括由所述半导体主体上方延伸到所述半导体主体中的所述第一介电材料。
20.根据权利要求18所述的半导体结构，其中所述第一互连组件在所述多个结构中的每一个结构上方延伸。
21.根据权利要求18所述的半导体结构，还包括第二互连组件,其中所述第二互连组件位于所述第一结构上方，且所述第一互连组件位于所述多个结构中的所述第二结构上方。
22.根据权利要求18所述的半导体结构，还包括集成电路,其中所述多个结构围绕所述集成电路。
23.根据权利要求18所述的半导体结构，其中所述第一互连组件的材料包括导电材料。
24.根据权利要求18所述的半导体结构，其中所述第一互连组件的材料包括介电材料。
25.根据权利要求24所述的半导体结构，其中所述金属间电介质层的材料不同于所述第一互连组件的材料。
26.一种半导体结构，其特征在于，包括：
半导体主体；
位于所述半导体主体上的集成电路；以及
位于所述集成电路周围的密封环结构,其中所述密封环结构包括：
位于所述半导体主体上方的第一边缘结构；
位于所述半导体主体上方的第二边缘结构；
位于所述第一边缘结构与所述第二边缘结构之间的中心结构,其中所述中心结构包括由所述半导体主体上方延伸到所述半导体主体中的介电材料；以及
位于所述半导体主体上方的层间电介质，其中所述层间电介质位于所述第一边缘结构与所述中心结构之间,以及所述层间电介质位于所述第二边缘结构与所述中心结构之间，且所述层间电介质与所述中心结构的顶表面共面。
27.根据权利要求26所述的半导体结构，其中所述第一边缘结构包括由所述半导体主体上方延伸到所述半导体主体中的介电材料。
28.根据权利要求26所述的半导体结构，还包括位于所述半导体主体中的绝缘组件,其中所述第一边缘结构落在所述绝缘组件上。
29.根据权利要求26所述的半导体结构，还包括位于所述半导体主体中的绝缘组件,其中所述第一边缘结构包括由所述半导体主体上方通过所述绝缘组件延伸到位于所述绝缘组件下方的所述半导体主体中的所述介电材料。
30.根据权利要求26所述的半导体结构，其中所述密封环结构包括位于所述第一边缘结构、所述第二边缘结构以及所述中心结构中至少一个的上方的互连组件。
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