CN107438883B - 跨不同功率域的字线和位线跟踪 - Google Patents

Abstract

提供了一种位线和字线跟踪电路，其计及具有由逻辑电源电压供电的逻辑功率域和由存储器电源电压供电的存储器功率域的存储器中取决于电源电压的延迟。

Description

跨不同功率域的字线和位线跟踪

A·帕雷拉和R·查巴

相关申请的交叉引用

本申请要求于2015年7月31日提交的美国非临时专利申请No.14/815,042的权益，后者要求于2015年4月15日提交的美国临时申请No.62/148,113的权益，这两篇申请的内容均通过援引整体纳入于此。

技术领域

本申请涉及存储器，尤其涉及跨至少两个功率域的字线和位线跟踪。

背景

存储器的写操作可以响应于存储器时钟信号的边沿而发生。例如，地址解码器响应于存储器时钟信号边沿来解码地址和提升恰适的字线。类似地，I/O电路响应于存储器时钟信号边沿来处理数据位以使用恰适的差分电压来驱动一对位线(取决于该数据位的二进制值而将一根位线驱动为高而一根为低)。因为常规地址解码涉及显著更多的逻辑，所以从时钟边沿到字线断言的延迟超过驱动位线之前来自数据位处理的延迟。由此，字线发展延迟是关键路径，使得常规存储器足以使用字线***对该延迟进行建模。一旦字线***已经完成对字线发展延迟的建模，位线***就响应于字线***中“哑”字线的断言而对发展位线电压所需的延迟进行建模。

哑字线与其建模的字线匹配，使得其针对正被建模的实际字线具有基本上相同的电容、电阻和电感(相同的电属性)。位线***类似地包括也与位线的电属性基本上匹配的哑位线。基于由字线***和相关联的位线***建模的延迟，常规存储器可以调节其写操作定时以使得写操作可以从一个时钟边沿到后续时钟边沿成功地完成。

然而，此类传统存储器延迟建模在现代存储器架构方面是有问题的。具体而言，现在例行的是核心逻辑由独立电源轨(在本文中表示为“CX”)供电并且存储器由另一独立电源轨(在本文中表示为“MX”)供电。CX电源电压电平由此独立于MX电源电压电平。此类独立性节省了功率，因为与存储器在其处仍保持其状态的存储器电源电压的最低电平相比，核心逻辑能将其状态保持在逻辑电源电压的较低电平处。逻辑电源电压的较低电压电平减少了泄漏电流损耗并且保持了电池寿命。

给定该逻辑功率域/存储器功率域二分的情况下，将位线和字线路径中尽可能多的解码推送到逻辑功率域中是有利的，因为功耗与电源电压的平方成比例。传统存储器跟踪方案就变得不能实行，因为关于处于位线发展路径中或处于字线发现路径中的关键路径定位取决于逻辑和存储器功率域中的相对电源电压。

相应地，在本领域中需要改进的存储器跟踪架构。

概述

提供了各种延迟建模电路以对具有逻辑功率域部分和存储器功率域部分两者的存储器中的字线和位线延迟进行建模。在本公开的一些方面，延迟建模电路包括第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号。该第一延迟电路包括逻辑功率域中配置成延迟存储器时钟信号以提供经延迟信号的一部分，该第一延迟电路进一步包括配置成对经延迟信号进行电平移位以产生第一输出信号的存储器功率域中的第一电平移位器。

该延迟建模电路进一步包括第二延迟电路，其被配置成将存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号。该第二延迟电路包括存储器功率域中配置成将存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，该第二延迟电路进一步包括存储器功率域中配置成延迟哑写时钟以产生第二输出信号的一部分。

该延迟建模电路还包括逻辑电路，其被配置成响应于所模拟的行解码时段和所模拟的列解码时段两者的完成而处理第一输出信号和第二输出信号以断言逻辑输出信号。

在本公开的其他方面，提供了一种方法，其包括使用由逻辑电源电压供电的逻辑功率域中的第一延迟路径来模拟用于存储器中的写操作的行解码时段。该方法进一步包括使用由与逻辑电源电压不同的存储器电源电压供电的存储器功率域中的第二延迟路径来模拟用于存储器的列解码时段的一部分。另外，该方法包括响应于所模拟的行解码时段和所模拟的列解码时段部分两者完成的动作，并且包括模拟字线充电时段以对存储器的字线发展延迟进行建模。

在本公开的又附加方面，提供了一种电路，其包括用于在使用逻辑功率域中的第一延迟路径所模拟的用于存储器中的写操作的行解码时段的完成之际断言第一输出信号的装置。该电路还包括用于在使用存储器功率域中的第二延迟路径所模拟的用于写操作的列解码时段的完成之际断言第二输出信号的装置。另外，该电路包括被配置成响应于第一输出信号的断言和第二输出信号的断言而断言逻辑输出信号的逻辑电路。

本文中所公开的存储器跟踪电路有利地使用在逻辑功率域中实现的第一延迟线来模拟行解码时段。相反，该存储器跟踪电路使用在存储器功率域中实现的第二延迟线来模拟列解码时段。由此，无论使用何种操作模式，跟踪电路都自动计及将响应于存储器和逻辑电源电压的各个电平而引发的行解码时段和列解码时段的变化延迟。

这些和附加有利特征可关于以下详细描述被更好地领会。

附图简要说明

图1A是根据本公开的一方面的包括跟踪电路的存储器的框图。

图1B是图1A的存储器中的位单元的电路图。

图1C是图1A的存储器中的各种信号的时序图。

图2是图1A的存储器中的跟踪电路的电路图。

图3是用于图1A的存储器的示例操作方法的流程图。

本公开的各方面及其优势通过参考以下详细描述而被最好地理解。应当领会，相同参考标记被用来标识在一个或多个附图中所解说的相同元件。

详细描述

提供了字线和位线延迟建模电路，其计及取决于为逻辑功率域供电的逻辑电源电压和为存储器功率域供电的存储器电源电压的各个值而在存储器电路中发生的可变延迟。为了更好地领会这些功率域对写入位单元所需的延迟的影响，考虑图1A中所示的示例存储器100。位单元190响应于字线195断言到存储器电源电压而耦合到由位线185表示的位线对。位线185取决于正写入位单元190的数据位的二进制值而表示被放电至地的位线。取决于该二进制值，位线185由此可以表示耦合到位单元190的位线对(未解说)中的真位线或补位线。一旦写操作完成，位线185和字线195两者均被释放(字线195被放电至地，而位线185被重新充电至存储器电源电压)。为了提供最优存储器操作，对位线185和字线195的释放应当被恰适地定时。如果这些线被过快地释放，则写操作可能未完成，使得写错误发生。相反，如果在写操作完成之后对这些线的释放被不必要地延迟，则存储器操作速度受损。

这些时序问题可关于解说位单元190的电路图的图1B来更好地领会。位单元190包括由PMOS晶体管P1和NMOS晶体管M3的串联堆叠形成的第一反相器193。晶体管P1使其源极绑定至供应存储器电源电压(VDD)的存储器功率域节点。晶体管P1的漏极耦合到晶体管M3的漏极，晶体管M3使其源极绑定至地。由PMOS晶体管P2和NMOS晶体管M4的串联堆叠形成的第二反相器194如关于晶体管P1和M3所讨论的那样类似地布置。晶体管P1和M3的漏极耦合到晶体管P2和M4的栅极。类似地，晶体管P2和M4的漏极耦合到晶体管P1和M3的栅极，使得第一反相器193与第二反相器194交叉耦合。NMOS第一存取晶体管M1耦合在补位线(wblb)185B与第一反相器193中的晶体管P1和M3的漏极之间。类似地，NMOS第二存取晶体管M2耦合在真位线(wbl)185A与第二反相器194中的晶体管P2和M4的漏极之间。字线195驱动存取晶体管M1和M2的栅极。

假设位单元190已经存储了二进制1值，使得晶体管P2是传导的以将其漏极充电至存储器电源电压。相反，晶体管P1和M4在此时是截止的，而晶体管M3是导通的以将其漏极拉至地。如果写操作随后行进至写二进制0，则位单元190必须被“翻转”，因为其二进制存储将从二进制1改变为二进制0。在将二进制1数据位写入到存储二进制0位的位单元中时，必须发生类似的翻转。关于写二进制1数据位，补位线185B和字线195两者均被充电至存储器电源电压。相反，真位线185A在此时被放电。晶体管P2随后将被关断而晶体管P1被导通。写入位单元190的这种完成涉及争用，因为随着字线195的电压被驱动为高，晶体管P2尚未完全关断，并且由此仍在对其漏极充电，而存取晶体管M2正试图使该漏极放电。该争用花费一点时间来解决，此时对位单元190的写操作完成。进而，对位单元190的写操作直到字线195被断言为存储器电源电压才能发生。

关于对位单元190完成的写操作的结果所得的定时在图1C中示出。存储器时钟信号140的上升沿触发字线195(WL)的断言和位线185(WBL/BLB)的接地。如以上所讨论的，字线和位线电压的发展必须被维持达足够的时间量以完成对位单元190的写操作(翻转其二进制值)。再次参照图1A，存储器100被提供有跟踪电路175，跟踪电路175关于时钟140的上升沿对该时间进行建模以触发就绪信号(readyb)196，该readyb 196被断言为有效低信号(放电至地)以发信号通知写操作完成。作为响应，字线195被放电至其默认接地状态，而位线185被充电回至其默认状态(存储器电源电压)。在本公开的替换方面，写操作可以由存储器时钟信号140的下降沿触发。

关于该跟踪，常规的是存储器包括对发展字线和位线电压所需的延迟以及完成写操作(在字线和位线电压发展之际将期望数据位写入单元中)所必需的延迟进行建模的跟踪电路。但是此类常规跟踪电路并未计及存储器(MX)和逻辑(CX)功率域中取决于它们对应的可变供电电压而产生的可变延迟。就此而言，包括存储器100的集成电路中的逻辑功率域的逻辑电源电压将取决于操作模式而变化。类似地，集成电路的存储器功率域的存储器电源电压也将取决于操作模式而变化。由此，用于特定操作模式的逻辑电源电压可能高于存储器电源电压。替换地，存储器电源电压可能高于用于其他操作模式的逻辑电源电压。

电源电压的变化电平导致断言字线195所需的延迟与使位线185放电所需的延迟相比的对应差异。再次参照图1A，字线电平移位器109是从存储器时钟140的输入到字线195的开始端子的字线发展路径101中唯一的存储器功率域电路元件。相反，字线发展路径101的逻辑功率域部分从时钟输入通过反相器145、地址解码器156、反相器157、行解码器总线106和反相器108延伸到字线电平移位器109。由此可以看出，字线发展路径101的逻辑功率域部分显著大于存储器功率域部分。相反，从时钟输入延伸到位线185的输入端子的位线发展路径102在逻辑功率域中在将存储器时钟140移位成存储器功率域写时钟的写时钟电平移位器150之前具有唯一的反相器145。位线发展路径102的剩余部分都在存储器功率域中，并且从写时钟电平移位器150通过写时钟总线155、NAND(与非)门160、反相器165、位总线170延伸到耦合到位线185的开始端子的最终反相器180。NAND门160将写时钟与位信号中的数据进行NAND以生成将最终使位线185放电的位线驱动信号。

通过路径101和102的延迟由此关于逻辑电源电压和存储器电源电压具有显著不同的依赖性。如果用于包含存储器100的集成电路的操作模式使得逻辑电源电压大于存储器电源电压，则跨位线发展路径102的延迟可能大于跨字线发展路径101的延迟。相反，如果集成电路操作模式使得逻辑电源电压低于存储器电源电压，则跨字线发展路径101的延迟可能超过跨位线发展路径102的延迟。如本文所定义的，跨字线发展路径101的延迟被指定为行解码时段(或等效地，行解码延迟)。类似地，跨位线发展路径102的延迟在本文中被指定为列解码时段(或等效地，列解码延迟)。有利地，存储器100包括针对所有操作模式对跨路径101和102两者的延迟进行建模的跟踪电路175。无论电源电压的特定电平如何，跟踪电路175都对跨字线发展路径101和位线发展路径102的延迟准确地建模。

关于该建模，注意到，它必须是针对正被跟踪的特定存储器架构来定制的。例如，存储器100包括第一组120和第二组135的位单元。包括地址解码器105并接收存储器时钟140的控制电路105与第二组135相比更靠近第一组120。行解码器115对应于第一组120，而行解码器130对应于第二组135。字线发展路径101中的行解码器总线106由此必须跨行解码器115延伸以到达行解码器130。类似地，位线发展路径102中的位总线170跨第一组120延伸以到达第二组135。一般而言，跟踪电路175可以通过对与对位单元的最远程组的写操作相对应的行解码时段和列解码时段进行建模来针对这种最坏情形延迟进行建模。在本公开的替换方面，跟踪电路175可以取决于正写入什么组来改变建模的延迟。

跟踪电路175在图2中更详细地示出。哑字线发展路径201对跨字线发展路径101(图1A)的传播延迟进行建模。类似地，哑位线发展路径202对跨位线发展路径102的传播延迟的至少一部分进行建模。将领会，路径201和202中的延迟元件的数量取决于正被跟踪的存储器中的特定架构。例如，与关于存储器100所讨论的两组位单元形成对比，正被跟踪的替换存储器可以具有若干组。哑位线发展路径202和哑字线发展路径201随后将通过元件的恰适包括来计及这些额外的组。例如，哑字线发展路径201包括对存储器100中的行解码器总线106中的延迟进行建模的哑行解码器总线206。哑行解码器总线206由此可以具有与行解码器总线106基本上相同的长度和电特性(电阻、电感和电容)。注意到，行解码器总线106可以包括在与其中集成了存储器100的有源半导体管芯表面(未解说)毗邻的金属层中形成的传导迹线。行解码器总线106的长度(以及由此对应金属层中的传导迹线的长度)足以从控制电路105跨行解码器106延伸到行解码器130。一般而言，该长度将针对具有更多组存储器单元的存储器增大，而针对仅具有一组存储器单元的存储器减小。无论存储器100的确切架构如何，哑行解码器总线206可被形成在与行解码器总线106的长度和电特性匹配的金属层迹线中。

在跟踪电路175中，哑行解码器总线206被折叠成两个分开的迹线以提供较佳密度。例如，假设行解码器总线106延伸达100微米。使跟踪电路175跨此类长度延伸将减小密度。因此，哑行解码器总线206可代替地具有延伸出期望距离的一半的第一迹线以及延伸回相同长度的另一迹线。在存储器100中，行解码器总线106的触发被反相器145、地址解码器156和反相器157相对于存储器时钟信号140中对应的边沿延迟。通过这些元件的延迟由反相器246在哑行解码器总线206中建模。将领会，附加延迟元件(诸如另一反相器)可在哑行解码器总线206之前***到哑字线发展路径201中，使得路径201在哑行解码器总线206的触发之前具有适当的延迟。在存储器101的字线发展路径101中，行解码器总线106跟随有反相器108和字线电平移位器109。类似地，哑字线发展路径206在哑行解码器总线206之后包括反相器247和哑字线电平移位器209。哑字线电平移位器209是哑字线发展路径201的结束端子。哑字线电平移位器209模仿字线电平移位器109的处理延迟。类似地，反相器247模仿通过反相器108的延迟。

哑位线发展路径202的构造是类似的，因为它取决于总线长度和电特性以及对应位线发展路径102中的电路处理延迟。在位线发展路径102中，时钟信号140在位线电平移位器150之前由反相器145处理。反相器145是完全在位线发展路径102的逻辑功率域(CX)中的唯一延迟元件。类似地，哑位线发展路径202开始于反相器245，继之以哑位线电平移位器250。反相器245被配置成模仿通过反相器145的延迟，而哑位线电平移位器250被配置成模仿通过位线电平移位器150的处理延迟。路径102和202两者的其余主要部分完全在存储器功率域(MX)内。哑位线发展路径202中的反相器255模仿由位线发展路径102中对应的反相器151、NAND门160、反相器165、和反相器185引起的延迟。哑位总线270具有与位总线170基本上相同的长度和电特性。就此而言，位总线170类似于行解码器总线106，因为它也可被形成为与其中集成有存储器100的有源半导体表面毗邻的金属层中的迹线。哑位总线270由此也可以包括金属层中具有与用于形成位总线170的电特性相同的电特性的迹线。类似于哑行解码器总线206，哑位总线270可被折叠以增大密度。

注意到，存储器100中的字线195在行方向上从行解码器130延伸到位单元阵列135。类似地，位线发展路径102中的写时钟总线155在行方向上从控制电路延伸到I/O电路110。给定此类类似长度和电特性的情况下，在本公开的此类方面，不必对字线195和写时钟总线155两者上的延迟分开建模。换言之，通过字线195传播信号所需的延迟基本上类似于通过写时钟总线155传播信号所需的延迟。再次参照哑位线发展路径202，由此可以观察到，不存在哑写时钟总线，因为对应延迟将关于哑字线295来计及。哑位线发展路径202由此对用于存储器100的列解码时段减去写时钟总线充电延迟进行建模或模拟。然而，在本公开的替换方面，哑位线发展路径202可以包括哑写时钟总线，其中跨字线195和写时钟总线155的延迟彼此不同，使得不计及延迟的差异将是不准确的。

在跟踪电路175中，逻辑门(诸如NOR(或非)门212)处理来自路径201和202的输出。该逻辑门的功能是仅在路径201和202均已经完成它们相对于存储器时钟信号140中对应的边沿的传播延迟之后断言其输出。在本公开的NOR门方面，路径201和202两者均被配置成响应于存储器时钟信号140被断言为高而将它们的输出信号断言为低。在存储器时钟信号140为低时，来自路径201和202的输出的默认状态随后将为高(存储器电源电压)。在该默认状态中，来自NOR门212的输出随后将为低。取决于电源电压的相对值，哑位线发展路径202或哑字线发展路径201将先响应于存储器时钟信号140的上升沿而将其输出信号拉低。例如，假设逻辑电源电压充分大于存储器电源电压以使得字线发展路径101具有比位线发展路径102更快的传播时间。哑路径201和202模仿该延迟差异，使得哑路径201将先使其输出信号放电为低给NOR门212。来自哑路径202的输出信号随后将仍处于其默认高状态，直到传播延迟跨哑路径202完成，此时给NOR门212的两个输入信号均被拉低至地。此刻，NOR门212将其输出信号驱动为高以使用存储器电源电压来驱动哑字线295。替换地，跨位线发展路径102的传播可能更快，使得它将是先将其输出信号拉低的哑位线发展路径。NOR门212随后将直到跨哑字线发展路径202的传播已完成才将其输出断言为高。

哑字线295具有与字线195基本上相同的长度和电特性。字线195类似于行解码器总线106，因为它被形成为金属层中的迹线。哑字线295由此也被形成为类似金属层中的迹线。类似于哑行解码器总线206，哑字线295可被折叠以增大密度。再次参照图1A，在字线电平移位器109将其输出信号驱动为高与该相同高电压状态沿字线195向下传播以驱动位单元190之间存在字线充电延迟。由于字线195与哑字线295之间的匹配，哑字线295模仿该字线充电延迟。

在其输出信号在反相器280中被反相之后，哑字线295的断言使与位线185的长度和电特性基本上匹配的哑位线285放电。位线185类似于字线195，因为它也可被形成为金属层中的迹线。在本公开的此类方面，哑位线285由此被形成为电相似的金属层中的匹配迹线。因为位线185通常比字线195短，所以可能因相对较短的电长度而不必折叠哑位线285。然而，在本公开的替换方面，它可类似于哑字线295的折叠那样地折叠。为了提供关于哑位线295的放电速度的工艺角调谐，哑位线295通过三条可选支路耦合至地，每条可选支路包括NMOS晶体管M6。第一支路中的晶体管M6的栅极由调谐信号201控制。类似地，调谐信号202驱动第二支路中的晶体管M6的栅极，而调谐信号203驱动第三支路中的晶体管M6的栅极。每条支路包括耦合在哑位线285与对应晶体管M6之间的NMOS晶体管M5。每个晶体管M5由哑字线295的输出驱动，使得在哑字线295被断言时，各支路中的各晶体管M5都是传导的。如果所有三个调谐信号201、202和203都被断言，则所有三条支路都将在哑字线295的断言之际使哑位线295放电。此类配置将模仿快工艺角。替换地，如果所有三个调谐信号201、202和203都被解除断言至地，则可选支路中没有一条支路将是传导的。此种状况将模仿慢工艺角。哑位线285的放电随后将完全取决于反相器280，其可以包括弱NMOS晶体管以进一步模仿慢工艺角状况。通过对调谐信号201、202和203的恰适断言，期望工艺角由此可被模拟。

一旦哑位线285被放电，就通过延迟电路211来模拟完成对位单元190的写操作(翻转位单元)的时间。一旦延迟电路211在期望延迟之后将其输出就绪信号(readyb)196拉低，存储器100就可以释放字线195的断言并对位线185重新充电。用于响应于来自存储器中的跟踪电路的指示的这种释放的电路***是常规的，并且由此未在存储器100中解说。关于存储器100，将领会，跟踪电路175对关于完成写操作的跨字线发展路径101、位线发展路径102、字线195、位线185和位单元190的取决于电源电压的延迟进行建模。相反，现有技术跟踪电路不对这些延迟建模，因为假定字线发展延迟将主导。此类假定关于现代存储器中所使用的不同功率域是不准确的。相反，跟踪电路175计及由逻辑电源电压和存储器电源电压的各个电平引发的可变延迟。

在本公开的一个方面，哑字线发展路径201可被认为包括用于在完成使用逻辑功率域中的第一延迟路径所模拟的用于存储器中的写操作的行解码时段之际断言第一输出信号的装置。类似地，哑位线发展路径202可被认为包括用于在完成使用存储器功率域中的第二延迟路径所模拟的用于写操作的列解码时段之际断言第二输出信号的装置。

现在将讨论一种用于跟踪电路的方法操作。示例方法的流程图在图3中提供。该方法开始于动作300，其包括使用由逻辑电源电压供电的逻辑功率域中的第一延迟路径来模拟用于写操作的行解码时段。跟踪电路176中哑字线发展路径101的使用是动作305的示例。

该方法进一步包括动作305，其包括使用由与逻辑电源电压不同的存储器电源电压供电的存储器功率域中的第二延迟路径来模拟用于该存储器的列解码时段的一部分。跟踪电路175中哑位线发展路径102的使用是动作310的示例。

最后，该方法包括动作310，其在所模拟的行解码时段和所模拟的列解码时段部分两者完成之际发生，并且包括模拟字线充电时段以对该存储器的字线发展延迟进行建模。响应于NOR门212断言其输出信号而对跟踪电路175中的哑位线295的驱动是动作315的示例。

如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变化而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文中所解说和描述的本公开的特定方面(因为其仅是作为本公开的一些示例)，而应当与此后所附权利要求及其功能等同方案完全相当。

Claims (20)

1.一种电路，包括：

第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器；

第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分；以及

逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。

2.如权利要求1所述的电路，其特征在于，进一步包括：

存储器功率域字线；

字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。

3.如权利要求2所述的电路，其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。

4.如权利要求3所述的电路，其特征在于，所述哑行解码总线包括折叠的哑行解码总线。

5.如权利要求1所述的电路，其特征在于，进一步包括：

哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线；以及

哑位线，其被配置成响应于所述哑字线的断言而被放电。

6.如权利要求5所述的电路，其特征在于，进一步包括：

第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。

7.如权利要求5所述的电路，其特征在于，进一步包括：

多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。

8.如权利要求1所述的电路，其特征在于，进一步包括：

存储器功率域位线；

位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。

9.如权利要求8所述的电路，其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。

10.如权利要求8所述的电路，其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。

11.如权利要求7所述的电路，其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。

12.如权利要求9所述的电路，其特征在于，所述哑位总线包括金属层中对应的迹线。

13.如权利要求9所述的电路，其特征在于，所述哑位总线包括折叠的哑位总线。

14.一种用于存储器的方法，包括：

使用由逻辑电源电压供电的逻辑功率域中的第一延迟路径来模拟用于存储器中的写操作的行解码时段；

使用由与所述逻辑电源电压不同的存储器电源电压供电的存储器功率域中的第二延迟路径来模拟用于所述存储器的列解码时段的一部分；以及

在所模拟的行解码时段和所模拟的列解码时段部分两者完成之际，模拟字线充电时段以对所述存储器的字线发展延迟进行建模。

15.如权利要求14所述的方法，其特征在于，进一步包括：

模拟位单元写时段；以及

在所述位单元写时段和所述字线充电时段完成之际，使字线放电并将位线充电至所述存储器电源电压。

16.如权利要求14所述的方法，其特征在于，所模拟的行解码时段等于所述行解码时段与所述字线充电时段之差。

17.如权利要求14所述的方法，其特征在于，进一步包括：

将所述第一延迟线的输出信号电平移位成第一存储器功率域信号；以及

将所述存储器时钟信号电平移位成驱动所述第二延迟路径以产生第三存储器功率域信号的第二存储器功率域信号。

18.如权利要求17所述的方法，其特征在于，进一步包括通过逻辑门来处理所述第一存储器功率域信号和所述第三存储器功率域信号以确定所模拟的行解码时段和所模拟的列解码时段部分的完成。

19.一种电路，包括：

用于在使用逻辑功率域中的第一延迟路径所模拟的用于存储器中的写操作的行解码时段完成之际断言第一输出信号的装置；

用于在使用存储器功率域中的第二延迟路径所模拟的用于所述写操作的列解码时段完成之际断言第二输出信号的装置；以及

逻辑电路，其被配置成响应于所述第一输出信号的断言和所述第二输出信号的断言而断言逻辑输出信号。

20.如权利要求19所述的电路，其特征在于，进一步包括配置成响应于所述逻辑输出信号的所述断言而被充电的哑字线。

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