CN107424645B - 半导体存储器件及静态随机存取存储器器件 - Google Patents

半导体存储器件及静态随机存取存储器器件 Download PDF

Info

Publication number
CN107424645B
CN107424645B CN201710374650.6A CN201710374650A CN107424645B CN 107424645 B CN107424645 B CN 107424645B CN 201710374650 A CN201710374650 A CN 201710374650A CN 107424645 B CN107424645 B CN 107424645B
Authority
CN
China
Prior art keywords
segment
complementary bit
bit lines
pairs
local
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710374650.6A
Other languages
English (en)
Other versions
CN107424645A (zh
Inventor
马合木提·斯楠吉尔
藤原英弘
廖宏仁
张琮永
陈炎辉
萨希尔·普里特·辛格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107424645A publication Critical patent/CN107424645A/zh
Application granted granted Critical
Publication of CN107424645B publication Critical patent/CN107424645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

在一些实施例中，一种半导体存储器件包含布置为行和列的半导体存储单元的阵列。所述阵列包含存储单元的第一段和存储单元的第二段。第一局部互补位线对在存储单元的所述第一段上方延伸并且与沿着存储单元的所述第一段内的第一列的多个存储单元相连接。第二对局部互补位线在存储单元的所述第二段上方延伸并且与沿着存储单元的所述第二段内的所述第一列的多个存储单元相连接。开关对设置于存储单元的所述第一段和所述第二段之间。所述开关对配置为有选择地将所述第一局部互补位线对与所述第二局部互补位线对串联连接。本发明还提供了静态随机存取存储器(SRAM)器件。

Description

半导体存储器件及静态随机存取存储器器件
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地涉及半导体存储器件及静态随机存取存储器器件。
背景技术
半导体存储器是电子数据存储器件，经常用作计算机存储器并且在基于半导体的集成电路上实施。由许多不同的类型和技术制作半导体存储。半导体存储相比于其它类型的数据存储技术具有快得多的存取时间。例如，经常在几纳秒之内实现向半导体存储器中写入或者从半导体存储器读取一个字节的数据，然而旋转型存储器(例如硬盘)的存取时间在毫秒范围之内。因为这些原因，尤其在其它用途中，半导体存储器被用作计算机存储器的主要存储机制以保存计算机目前正在运行的数据。
发明内容
根据本发明的一方面，提供了一种半导体存储器件，包括：半导体存储单元的阵列，布置为行和列，其中，所述阵列包含存储单元的第一段和存储单元的第二段；第一局部互补位线对，在所述存储单元的第一段上方延伸并且与沿着所述存储单元的第一段内的第一列的多个存储单元相连接；第二局部互补位线对，在所述存储单元的第二段上方延伸并且与沿着所述存储单元的第二段内的第一列的多个存储单元相连接；以及开关对，设置在存储单元的所述第一段和所述第二段之间，并且配置为有选择地将所述第一局部互补位线对与所述第二局部互补位线对串联连接。
根据本发明的另一方面，提供了一种半导体存储器件，包括：半导体存储单元的阵列，布置为行和列，所述阵列包含跨越所述阵列的多列的非重叠性的存储单元的第一段和第二段；多条第一局部互补位线对，在所述存储单元的第一段上方延伸；多条第二局部互补位线对，在所述存储单元的第二段上方延伸；多个开关，设置在存储单元的所述第一段和所述第二段之间，并且被配置为有选择地分别将所述多条第一局部互补位线对和所述多条第二局部互补位线对串联连接；以及第一写入电路，连接至所述多条第一局部互补位线对，并且配置为相应的差分偏压施加至所述多条第一局部互补位线对以将数据写入至所述存储单元的第一段，但没有将数据写入所述存储单元的第二段。
根据本发明的又一方面，提供了一种静态随机存取存储器(SRAM)器件，包括：SRAM单元阵列，包含SRAM单元的第一段和SRAM单元的第二段，所述第一段和第二段彼此不重叠；多条第一互补位线对，在所述SRAM单元的第一段上方延伸；多条第二互补位线对，在所述SRAM单元的第二段上方延伸；多个开关，设置在SRAM单元的所述第一段和所述第二段之间，并且分别将所述多条第一互补位线对与所述多条第二互补位线对串联连接；以及第一写入电路，连接至所述多条第一互补位线对，并且配置为将相应的差分偏压施加至所述多条第一互补位线对以将数据写入至所述SRAM单元的第一段，但没有将数据写入至所述SRAM单元的第二段。
附图说明
结合附图阅读以下详细说明，可更好地理解本发明的各方面。应注意到，根据工业中的标准实践，各种功能件未按比例绘制。实际上，为论述清楚起见，各功能件的尺寸可任意增加或减少。
图1A示出了根据本发明的一些实施例使用分段位线的存储器件的框图。
图1B示出了根据本发明的一些实施例的存储器件的示例性时序图。
图2示出了根据本发明的一些实施例使用分段位线的SRAM存储器件的框图。
图3示出了根据一些实施例的SRAM存储单元。
图4示出了根据本发明的一些实施例使用分段位线和飞行位线的SRAM存储器件的框图。
图5A示出了根据一些实施例的具有分段位线的存储器件的布局视图的一些实施例。
图5B示出了与图5A的布局图一致的示意图的一些实施例。
图6示出了根据一些实施例访问存储器件的方法的流程图。
具体实施方式
以下公开内容提供许多不同的实施例或示例，用于实施所提供的主题的不同功能件。以下描述组件和布置的特定示例，以简化本发明。当然，这些仅仅是示例，并非旨在限制。例如，在随后的说明中，形成于第二功能件上或者上方的第一功能件可包含其中所述第一和第二功能件形成为直接接触的实施例，也同样可能包含其中形成于第一和第二功能件之间的另一功能件的实施例，使得第一和第二功能件可不进行直接接触。此外，本发明可在多个示例中重复标号和/或字母。该重复是为了简明和清楚的目的，而其本身不指示所讨论的各个实施例和/或结构之间的关系。
此外，为了便于描述，本文中使用空间相对术语，例如“低于”、“下面”、“下方”、“上面”、“上部”等来描述如图中所示的一个元件或功能件与另一元件或功能件的关系。除附图中所示的方向之外，空间相对术语旨在包含使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可同样地进行相应解释。
半导体存储器件包含布置为一系列的行和列的多个存储单元。字线沿着相应行延伸以及相应字线连接至相应的行上的每个存储单元；以及互补位线对沿着相应列延伸以及相应互补位线对连接至相应的列上的每个存储单元。字线允许逐行访问存储单元，以及互补位线允许逐列向访问的存储单元中写入或者从访问的存储单元读取数据状态。为了保存芯片面积，互补位线经常彼此平行并且被仅仅很小的空间彼此间隔开。随着技术改进和部件尺寸变得更小，相邻互补位线的间距越来越小。本发明的鉴别其实在于：当长互补位线沿着阵列的整列不断延伸时，这种近距离会产生大量电容。电容连接在相邻的互补位线之间，该电容可引起缓慢的读取和写入访问时间，并且可引起存储中的信号噪声容限的显著下降。
图1A示出了存储器件100的一些实施例的框图。应当更详细地理解本文，在存储器件100中，开关106将互补位线结构划分为上局部位线和下局部位线以限制在读取和写入操作中的电容数量。
存储器件100包含存储单元104的阵列102，其被布置为N行×L列，其中，在图1A中，为了清楚，单独存储单元104被标记为CCOLUMN-ROW。沿着每行，字线连接至该行的相应存储单元。例如，在第1行中，字线WL1可连接至存储单元C1,1至CL,1；在第2行中，字线WL2可连接至存储单元C1,2至CL,2等。沿着每列，互补位线结构对可连接至整列的相应存储单元。例如，互补位线结构BL1、BL1′连接至第1列上(或者沿着第1列)的每个存储单元(例如单元C1,1至C1,N)；互补位线结构BL2、BL2′连接至第2列上的每个存储单元(例如，单元C2,1至C2,N)等。
开关106将每列的互补位线结构划分为在阵列102的第一段108上方延伸的第一对(例如，上)局部位线，以及在阵列102的第二段110上方延伸的第二(例如，下)对局部位线。第一段108是由第一组连续存储单元制成的，以及第二段110是由第二组连续存储单元制成的，第二段110与第一段108被开关106分离并且与第一段108不重叠。例如，在第1列中，第开关对111将互补位线结构BL1、BL1′划分为第一局部位线对(例如，BLL1-1、BLL1-1′)以及第二局部位线对(例如，BLL1-2、BLL1-2′)。第开关对111有选择地连接和断开串联的第一局部位线对(BLL1-1、BLL1-1′)和第二局部位线对(BLL1-2、BLL1-2′,分别地)。
在所示的实施例中，开关106显示为PMOS型晶体管，并且上局部互补位线对和下局部互补位线对连接至PMOS晶体管的源极区/漏极区。上局部互补位线对和下局部互补位线对基于段使能信号(SegENB，segment enable signal)是否有效而有选择地连接在一起。尽管开关106在图1A中被示出为PMOS型晶体管，但是在其它实施例中，开关106可以是NMOS型晶体管、双极型晶体管或者其它类型的开关器件。
为了执行读取和写入操作，存储器件100包含地址译码器112和控制器114。为了执行写入操作，存储器件100接收地址信号(ADDR 120)，其指定在数据写入或者读取的阵列102内的地址；以及读取/写入信号(RWB 122)，其指定执行写入操作还是读取操作。如果操作为写入操作(例如，RWB＝“0”)，则写入数据值(WDATA)在数据接口124处被提供给存储器件100，例如通过存储器件100的数据总线或者数据端口。如果操作为读取操作(例如，RWB＝“1”)，则存储器件100将读取数据值(RDATA)提供给数据接口124。现在关于图1A-1B同时详细地论述示例性读取操作和示例性写入操作。
对于写入操作(请参阅图1B中的写入操作150)，读取/写入信号(RWB 122)，与ADDR信号120中指定的地址以及写入数据值WDATA一起被提供给存储器件100，其中读取/写入信号处于第一状态(例如，逻辑“0”)。根据接收的信号，控制器114“断开”开关106(请参阅图1B中的时间152)，从而将上局部互补位线(例如，BLL1-1、BLL1-1′)与下局部互补位线(例如，BLL1-2、BLL1-2′)断开。地址译码器112和控制器114可以共同启用(enable，又称使能)对应于ADDR信号120(请参阅图1B中的时间154)中指定的地址的字线。当指定的字线信号启用时，其它的字线信号通常会被禁用(disable)，从而确保只有相关的存储单元被访问以进行写入。然后控制器114会启动写入电路116a或者116b以将相应的差分偏压施加至相应的局部互补位线，以将输入数据值写入指定地址(请参阅图1B中的时间156)的被访问的存储单元(accessed memory cell)。由于写入电路被划分为上段写入电路116a和下段写入电路116b，所以控制器114通常启动上写入电路116a或者下写入电路116b，但不会启动两个以节省功耗。例如，如果(“01011000”)的写入数据值被写入至第一段108中的第1行，则控制器114可以使字线WL1有效并且指示上列写入电路116a将第一差分偏压施加至写入“0”的列的位线(例如，第1、3和6-8列)以及将不同的第二差分偏压施加至写入“1”的列中的位线(例如，第2、4和5列)。下列写入电路116b在此期间中可以保持断开，因为该写入操作不属于第二段110。
通过在写入操作150中“断开”开关106(在图1B中的时间152处，SegENB过渡至逻辑“1”时，发生该断开操作)，当上写入电路116a将差分偏压施加上局部互补位线以及当下局部互补位线保持基本上无偏压时，可实现更快速的写入访问。这是由于开关106在写入访问期间使下局部互补位线与上局部互补位线断开，相比于如果不存在开关106以及如果互补位线没有连续地连接至整列(例如，第1列的C1,1至C1,N)上的每个单元，从上写入电路116a中所引起的电容会减小。因为建立差分偏压的时间与位线电阻乘以位线电容成正比，因此图1A中描述的架构旨在增加写入速度次数，其中一列上的局部互补位线通过开关106彼此分离。因为局部互补位线(例如，BLL1-1、BLL1-1′)的电容小于互补位线结构(例如，BL1、BL1′)的电容，由于缩短的段，写入访问时间也相应减少，这相当于更快的写入操作。
对于读取操作(请参阅图1B的窗口操作160)，处于第二状态(例如，逻辑“1”)的读取/写入信号(RWB 122)被提供至存储器件100，以及控制器144可“闭合”开关106(在图1B中的时间162处，当SegENB过渡至逻辑“0”时，发生该闭合)以将上局部互补位线和下局部互补位线彼此连接。然后局部位线会浮置，通常被预充电至介于逻辑“0”状态和逻辑“1”状态之间的电压电平。然后地址译码器112和控制器114共同启用字线，该字线对应于在ADDR信号120(请参阅图1B中时间164)中读取的指定地址。然后字线上的被访问的单元将电荷泄漏到一条位线上或者将差分偏压驱动到互补位线对上，从而导致在互补位线对中每条位线上建立差分偏压。例如，如果单元C1-1存储逻辑“1”值以及C2-1存储逻辑“0”值，则字线WL1的有效可引起BL1/BL1′上的第一差分偏压(与逻辑“1”相对应，其可通过118中的第1列读取电路检测到)以及可同时引起BL2/BL2′上的不同的第二差分偏压(与逻辑“0”相对应，其可通过118中的第2列读取电路检测到)。然后偏置位线连接至读取电路118，其通常包含每列的读出放大器。当读出放大器检测到相应的差分偏压后，读出放大器会锁存对应的数据值并且将读取数据传送至存储接口作为输出数据值124。
通过仅提供用于每列的单个读取电路118(而不是用于上局部位线的一个读取电路以及用于下局部位线的另一单独读取电路)，图1A中的存储架构占用了有限的空间以及消耗了更少的功率。因此，本文中的开关106不仅通过提供具有低电容的分段局部位线允许了更快的写入操作，还提供了良好的折中，即，相比于一些其它方法，存储器件100可具有减小的功耗和更小的空间。
应当理解，尽管在以上关于图1A-1B描述了示例性读取操作，但是其变型例预期落在本发明的保护范围之内。例如，尽管SegENB信号已经描述为有效以闭合开关106以及在字线有效(请参阅图1B中时间162、164)之前将上局部互补位线与下局部互补位线连接在一起，在其它示例中，可在SegENB信号将上互补位线与下互补位线信号连接在一起之前，使字线有效。换句话说，在该可选方法中，在字线有效之后，SegENB信号可在预定时间处有效。这种可选方法允许被访问的存储单元泄漏电荷或者驱动差分偏压到较短位线上(例如，唯一的上互补位线而不是上互补位线和下互补位线)，这降低了通过被读取的单元所引起的电容，并且允许差分偏压更加快速地到达合适的电压电平。
在一些实施例中，SegENB信号的有效和字线的有效之间的时间(图1B中的162、164之间的时间差)是可编程的。因此，SegENG信号可是脉冲，其根据可编程形状、可编程间隔或者可编程定时被提供给开关106，其中，根据在脉冲的边沿和字线信号的邻近边沿之间测量的时间对于脉冲的不同的可编程形状、不同的可编程间隔或者不同的可编程定时可具有不同值。这允许了在电容性负载和稳定性之间的折中。相应地，在一些实施例中，控制器114可包含控制寄存器128(或者熔断器、闪速存储器、EEPROM或者其它数据存储元件)，其可接收控制信息126，以促进不同的脉冲和/或定时被执行。在一些实施方式中，可以从由控制信息126中的不同位模式所识别的预设数量的脉冲、间隔和/或定时之一中选择脉冲、间隔和/或定时。
图2示出了图1A中的存储器件100被实例化为静态随机存取存储(SRAM)器件200的实施例，该SRAM器件布置为列和行的SRAM单元300组成。SRAM器件200包含沿着相应行的字线，以及沿着相应列(例如，第1列)的互补位线(例如，BL1、BL1′)。开关106将互补位线划分为上局部互补位线(例如，BLL1-1、BLL1-1′)和下局部互补位线(例如，BLL1-2、BLL1-2′)。字线连接至沿着相应行的每个SRAM单元中的存取晶体管的相应栅极，以及上局部互补位线和下局部互补位线连接至沿着相应列的每个SRAM单元的互补数据存储节点。
图3更加详细地描述了SRAM单元。SRAM单元300包含了第一存取晶体管302和第二存取晶体管304以及数据存储元件306。数据存储元件306是由被设置为建立第一存储节点SN和第二存储节点SN′的一对交叉耦合的反相器308、310组成。第一存取晶体管302和第二存取晶体管304具有相应的源极和漏极，其中，相应的源极分别连接至第一存储节点SN和第二存储节点SN′，以及相应的漏极分别连接至第一局部互补位线BLL和第二局部互补位线BLL′。由于存取晶体管302、304提供双向电流，应当理解，术语“源极”和“漏极”在这里相当随意并且可以被交换。字线WL连接至存取晶体管302、304中的相应的栅极端，其中字线WL有选择地有效以分别选择性地将第一存储节点SN和第二存储节点SN′连接至第一局部互补位线BLL和第二局部互补位线BLL′。
尽管图2-3描述了SRAM器件，但是应当理解这些概念同样适用于其它存储器架构。在一些实施例中，其它架构，例如闪速存储器或者动态随机访问存储器(DRAM)，可包含每列的单端位线，其与图1A和图2中所示的互补位线相反。在其它实施例中，例如DRAM或者闪速存储器架构，其中单元仅具有单条位线以及没有互补位线，单端型位线连接至一列中的每个存储单元并且可与连接至参单元或者其它参考电位的参考读出线配对。
图4示出了使用所谓的“飞行”位线402的另一个实施，其在阵列102的至少一些段的上方延伸。在图4的实施方式中，阵列102包含了第一段108和第二段110，其包含了非重叠存储单元并且跨越阵列102中的多列。多条第一局部互补位线(例如，BLL1-1、BLL1-1′)在第一段108的上方延伸以及多条第二局部互补位线(例如，飞行位线402)从第二段110的上方延伸。多个开关106被设置在第一段108和第二段110之间，并且被配置为分别选择性地将多条第一局部互补位线与多条第二局部互补位线串联连接。然而图1和2中的多条第二局部互补位线(例如，低局部互补位线BLL1-2、BLL1-2′)连接至第二段110中的存储单元，飞行位线402将信号从第一段108中传递至读取电路118而不连接至第二段110中的存储单元。第三对局部互补位线(例如，BLL1-2、BLL1-2′)在第二段110上方延伸并且连接至沿着第二段110的相应列的多个存储单元。
第一写入电路116a连接至多条第一局部互补位线(例如，BLL1-1、BLL1-1′)，并且被配置为将相应差分偏压施加至多条第一局部互补位线以将数据写入至第一段108。第一写入电路116a没有将数据写入至第二段110。第二写入电路116b连接至多条第三互补位线(例如，BLL1-2、BLL1-2′)，并且被配置为将相应差分偏压施加至多条第三互补位线对以将数据写入至第二段110但没有将数据写入至第一段108。
读取电路118被配置为将第一段108中的数据状态读取到多条第一局部互补位线(例如，BLL1-2、BLL1-2′)上方和飞行位线402上方。例如，在第一段108上的读取操作过程中，SegENB可断开开关106并且然后使第一段108的字线有效以将电荷泄漏或者驱动到第一局部互补位线(例如，BLL1-1、BLL1-1′)上。然后SegENB信号可以有效以闭合开关(以及WL仍然有效或者现在正在被无效)，从而将差分偏压从多条第一局部互补位线(例如，BLL1-1、BLL1-1′)传递至飞行位线402。读取电路118可基于存在于飞行位线402上的差分偏压感测相应列的数据状态。可通过以下步骤读取第二段110中的存储单元：在第二段110中字线有效，然后使用读取电路118感测相应下局部互补位线的差分偏压来。因此，在一些实施例中，第二段110的读取访问可快于第一段108的读取访问。
在一些实施例中，飞行位线402设置于金属层中，该金属层存在的高度高于多条第三互补位线(例如，BLL1-2、BLL1-2′)的高度。例如，飞行位线402可设置于金属2层中，然而多条第三互补位线(例如，BLL1-2、BLL1-2′)设置于金属1层中。由于相比于多条第三互补位线(例如，BLL1-2、BLL1-2′)，飞行位线402在第二段110的存储单元上方的间隔更远，所以飞行位线402可提供更小的电容和因此更快的读取和写入访问时间。
图5A示出了描述第一SRAM单元500A和第二SRAM单元500B的布局图，而图5B描述了对应的示意图。在一些实施例中，SRAM单元500A、500B可对应于图1A中的存储单元C1,M和C1,M+1。如图5A-5B所示，每个SRAM单元500A、500B都由一对存取晶体管502、504组成，从而允许了选择性访问由一对交叉耦合反相器建立的互补数据存储节点SN、SN′。每个存储单元的交叉耦合反相器包含两个NMOS晶体管506、508，以及两个PMOS晶体管510、512。第一字线WLM连接至第一SRAM单元500A中的存取晶体管的栅极，以及第二字线WLM+1连接至第二SRAM单元500B中的存取晶体管的栅极。上局部互补位线对BLL1-1、BLL1-1′在包含第一存储单元500A的存储单元的第一段的上方延伸，以及下局部互补位线对BLL1-2、BLL1-2′在包含第二存储单元500B的存储单元的第二段的上方延伸。开关106将上局部互补位线和下局部互补位线彼此连接。
如图5A所示，NMOS晶体管502、504、506和508设置于一个或者多个n型有源区520、522上，而PMOS晶体管510、512设置于一个或者多个p型有源区524、526上。至少一个开关106可具有有源区布局，该有源区布局以几何的方式(包括几何形状和/或几何尺寸)与第一或者第二段中的至少一个存储单元500A或者500B中的有源区布局相匹配，其中有源区是设置在半导体衬底中的掺杂区域。至少一个开关也具有多晶硅栅极或者金属栅极布局，多晶硅栅极或者金属栅极布局以几何的方式与至少一个存储单元中的多晶硅栅极或者金属栅极布局相匹配。例如，在图5A中，开关106具有p型有源区布局528、530，其中的每个分别具有与PMOS晶体管510、512的有源区布局524、526相同的几何形状，以及开关106也具有栅极532、534，其中的栅极分别具有与PMOS晶体管510、512中栅极相同的长度。
参考图6，提供了用局部位线访问存储器的方法的一些实施例的流程图。
在步骤602中，提供了一种存储器件。存储器件包括具有上局部位线的存储单元的第一段中，以及具有下局部位线的存储单元的第二段。开关可有选择地上局部位线与下局部位线彼此连接和断开。上局部位线在第一段的相应列的上方延伸，以及下局部位线在第二段的相应列的上方延伸。在一些实施例中，上局部位线和下局部位线设置在相同的金属层上(例如，上局部位线和下局部位线均设置在金属1层中)，然而在其它实施例中，上局部位线和下局部位线可设置不同金属层上，该不同金属层在半导体衬底上方具有不同的高度。
在步骤604中，决定是读取还是写入操作的方法被执行。这可实现，例如，通过分析例如在图1A-1B中描述的RWB信号122的读取/写入信号。
如果执行写入(在步骤604中的“写入”)，则在步骤606中，上局部位线与下局部位线断开。例如，这可通过提供图1A-1B中所描述的SegENB＝“1”的段使能信号来实现。
在步骤608中，使上段存储单元或者下段存储单元内的行的字线有效以访问对应的存储单元。例如，这可通过提供诸如图1A-1B中所描述的WL1至WLN的一个或者多个字线信号来实现。
在步骤610中，差分偏压被施加至上局部位线或者下局部位线以将数据值写入至被访问的存储单元。例如，这可通过提供使用诸如图1A-1B中所描述的上和/或下写入电路116a、116b的写入电路来实现。
如果执行读取(在步骤604中的“读取”)，在步骤612中，上局部位线连接至下局部位线。例如，这可通过提供诸如图1A-1B中描述的SegENB＝“0”的段使能信号来实现。
在步骤614中，使上段或者下段存储单元内的行的字线有效，以访问对应的存储单元。例如，这可通过提供诸如图1A-1B中描述的WL1至WLN的一个或者多个字线信号来实现。
在步骤616中，被访问的存储单元在上和/或下局部位线上建立差分偏压，并且读取电路检测对应于先前存储在被访问的存储单元中的数据的读取数据值。例如，这可通过提供使用诸如图1A-1B中描述的读取电路118的读取电路来实现。
虽然本文中将所公开的方法600(以及本文公开的其它示出以及没有示出的方法)示出和描述为一系列行为或事件，但应当理解，这些行为或事件的所示顺序不应该被解释为限制意义。例如，除在此示出和/或描述的那些之外，一些行为可以不同的顺序发生和/或与其他行为或事件同时发生。此外，不是所有示出的行为对于执行本文描述的一个或者多个方面或者实施例都是必要的，并且本文描述的一个或者多个行为可在一个或者多个不同的行为和/或阶段中被执行。
在一些实施例中，半导体存储器件包含布置为行和列的半导体存储单元的阵列。阵列包含存储单元的第一段和存储单元的第二段。第一局部互补位线对在存储单元的第一段上方延伸并且与沿着存储单元的第一段内的第一列的多个存储单元相连接。第二局部互补位线对在存储单元的第二段上方延伸并且与沿着存储单元的第二段内的第一列的多个存储单元相连接。开关对设置于存储单元的第一段和存储单元的第二段之间。该对开关配置为有选择地将第一局部互补位线对与第二局部互补位线对串联连接。
在一些实施例中，半导体存储器件还包括：读取电路，被配置为从所述存储单元的第一段中读取数据状态，所述读取电路通过所述第二局部互补位线对和所述开关对与所述第一局部互补位线对连接。
在一些实施例中，所述读取电路还配置为从所述存储单元的第二段中读取数据状态，所述读取电路直接连接至所述第二局部互补位线对。
在一些实施例中，半导体存储器件还包括：第一写入电路，连接至所述第一局部互补位线对，并且被配置为将差分偏压施加至所述第一局部互补位线对以将数据写入至所述存储单元的第一段中；以及第二写入电路，连接至所述第二局部互补位线对，并且被配置为将差分偏压施加至所述第二局部互补位线对以将数据写入至所述存储单元的第二段中。
在一些实施例中，所述开关对中的至少一个开关具有有源区域布局，所述有源区域布局以几何的方式与所述第一段或者所述第二段中的至少一个存储单元的有源区域布局相匹配，其中，所述至少一个开关具有的多硅晶栅极布局或者金属栅极布局以几何的方式与所述至少一个存储单元的多硅晶栅极布局或者金属栅极布局相匹配。
在一些实施例中，半导体存储器件还包括：存储控制器，被配置为根据可编程形状、可编程间隔或者可编程定时将脉冲应用于所述开关对，其中，根据在所述脉冲的边沿和字线信号的邻近边沿之间测量的时间对于所述脉冲的不同的可编程形状、不同的可编程间隔或者不同的可编程定时可具有不同值。
在一些实施例中，所述第一段和所述第二段中的每个存储单元都包含分别连接至存储单元的第一存取晶体管和第二存取晶体管的第一互补数据存储节点和第二互补数据存储节点；其中，所述第一局部互补位线对的独立局部位线分别连接至沿着所述第一段中的第一列的多个存储单元的第一存取晶体管和第二存取晶体管；以及其中，所述第二局部互补位线对的独立具备位线分别连接至沿着所述第二段中的第一列的多个存储单元的第一存取晶体管和第二存取晶体管。
在其它实施例中，本发明涉及包含布置为行和列的半导体存储单元的阵列的半导体存储器件。阵列包含跨越阵列中的多列的非重叠性存储单元中的第一段和第二段。多条第一局部互补位线对在存储单元的第一段上方延伸。多条第二局部互补位线对在存储单元的第二段上方延伸；多个开关设置在存储单元的第一段和存储单元的第二段之间，并且被配置为有选择地分别将多条第一局部互补位线对和多条第二局部互补位线对串联连接。第一写入电路连接至多条第一局部互补位线对。第一写入电路被配置为将相应的差分偏压施加至多条第一局部互补位线对，以将数据写入至存储单元的第一段，但没有将数据写入至存储单元的第二段。
在实施例中，半导体存储器件还包括：第二写入电路，连接至所述多条第二局部互补位线对，并且配置为将相应的差分偏压施加至所述多条第二局部互补位线对以将数据写入至所述存储单元的第二段，但没有将数据写入至所述存储单元的第一段。
在实施例中，半导体存储器件还包括：读取电路被配置为将数据状态从所述存储单元的第二段中读取到所述多条第二局部互补位线对上方，但是不通过所述多条第一局部互补位线对，以及还配置为通过所述多条第一局部互补位线对和通过所述多条第二局部互补位线对从所述存储单元的第一段中读取数据状态。
在实施例中，所述第二局部互补位线对包含飞行位线对，在所述存储单元的第二段的上方延伸且没有与所述存储单元的第二段连接。
在实施例中，半导体存储器件还包括：多条第三局部互补位线，在存储单元的所述第二段的上方延伸并且与沿着所述第二段中的一列的多个存储单元相连接；以及第二写入电路，连接至所述多条第三局部互补位线，并且被配置为将相应的差分偏压施加至所述多条第三局部互补位线以将数据写入所述至存储单元的第二段，但没有将数据写入至所述存储单元的第一段。
在实施例中，半导体存储器件还包括：读取电路，配置为通过所述飞行位线对和通过所述多条第一局部互补位线对从所述存储单元的第一段中读取数据状态，以及还配置为通过所述多条第三局部互补位线从所述存储单元的第二段中读取数据状态。
在实施例中，半导体存储器件还包括：存储控制器配置为根据可编程形状、可编程间隔或者可编程定时将脉冲应用于所述开关，以及其中，根据在所述脉冲的边沿和字线信号的邻近边沿之间测量的时间对于所述脉冲的不同的可编程形状、不同的可编程间隔或者不同的可编程定时可具有不同值。
在实施例中，所述多个开关中的至少一个开关具有有源区域布局，所述有源区域布局以几何的方式与所述第一段或者所述第二段中的至少一个半导体存储单元的有源区域布局相匹配，以及其中，所述至少一个开关具有的多硅晶栅极或者金属栅极布局以几何的方式与所述至少一个半导体存储单元的多硅晶栅极布局或者金属栅极布局相匹配。
在又一实施例中，本发明涉及包含SRAM单元阵列的静态随机存取存储(SRAM)器件。阵列包含SRAM单元中的第一段和SRAM单元中的第二段，第一段和第二段彼此非重叠；多条第一互补位线对在SRAM单元的第一段的上方延伸。多条第二互补位线对在SRAM单元的第二段上方延伸。多个开关设置在SRAM单元的第一段和第二段之间，并且分别串联连接多条第一互补位线对与多条第二互补位线对。第一写入电路连接至多条第一互补位线对，并且配置为将相应的差分偏压施加至多条第一互补位线对，以将数据写入至SRAM单元的第一段，但没有将数据写入至SRAM单元的第二段。
在实施例中，SRAM器件还包括：第二写入电路，连接至所述多条第二互补位线对，并且配置为将相应的差分偏压施加至所述多条第二互补位线对以将数据写入至所述SRAM单元的第二段，但没有将数据写入至所述SRAM单元的第一段。
在实施例中，SRAM器件还包括：读取电路，连接至所述第二对互补位线。
在实施例中，所述读取电路通过所述多条第二互补位线和通过所述多个开关与所述多条第一互补位线连接。
在实施例中，所述多条第二互补位线包含局部互补飞行位线对，在所述SRAM单元的第二段的上方延伸且与所述SRAM单元的第二段的存储单元不连接，所述SRAM器件还包括：多条第三局部互补位线，在SRAM单元的所述第二段的上方延伸并且与沿着所述第二段的相应列的多个存储单元相连接；以及第二写入电路，连接至所述多条第三局部互补位线，并且配置为将相应的差分偏压施加至所述多条第三局部互补位线以数据写入至所述SRAM单元的第二段，但没有将数据写入至所述SRAM单元的第一段。
应当理解，在撰写的说明书中和以下权利要求书，术语“第一”、“第二”、“第三”等仅是为了容易描述的目的，区分一个图形或者一系列图形中不同元件的通用标识。就其本身而言，这些术语不暗示这些元件的时间次序或者结构邻近性，并且不旨在描述所示的不同实施例和/或没有示出的实施例中的对应元件。例如，结合第一附图描述的“第一介电层”没有必要与结合第二附图所描述的“第一介电层”相对应(例如，并且甚至可能与第二附图中的“第二介电层”相对应)，以及没有必要与没有示出的实施例中的“第一介电层”相对应。
上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地了解本发明的各方面。本领域技术人员应理解，其可以轻松地将本发明作为基础，来设计或修改其他工艺或结构，从而达到与本文实施例所介绍的相同目的和/实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以对其进行各种更改、替换和变更。

Claims (20)

1.一种半导体存储器件，包括：
半导体存储单元的阵列，布置为行和列，其中，所述阵列包含存储单元的第一段和存储单元的第二段；
第一局部互补位线对，在所述存储单元的第一段上方延伸并且与沿着所述存储单元的第一段内的第一列的多个存储单元相连接；
第二局部互补位线对，在所述存储单元的第二段上方延伸并且与沿着所述存储单元的第二段内的第一列的多个存储单元相连接；以及
开关对，设置在存储单元的所述第一段和所述第二段之间，并且配置为有选择地将所述第一局部互补位线对与所述第二局部互补位线对串联连接，
第一写入电路，连接至所述第一局部互补位线对，并且被配置为将差分偏压施加至所述第一局部互补位线对以将数据写入至所述存储单元的第一段中，其中，在所述第一写入电路的工作期间，所述开关对使得所述第一局部互补位线对与所述第二局部互补位线对电隔离。
2.根据权利要求1所述的半导体存储器件，还包括：
读取电路，被配置为从所述存储单元的第一段中读取数据状态，所述读取电路通过所述第二局部互补位线对和所述开关对与所述第一局部互补位线对连接。
3.根据权利要求2所述的半导体存储器件，其中，所述读取电路还配置为从所述存储单元的第二段中读取数据状态，所述读取电路直接连接至所述第二局部互补位线对。
4.根据权利要求1所述的半导体存储器件，还包括：
第二写入电路，连接至所述第二局部互补位线对，并且被配置为将差分偏压施加至所述第二局部互补位线对以将数据写入至所述存储单元的第二段中，其中，在所述第二写入电路的工作期间，所述开关对使得所述第一局部互补位线对与所述第二局部互补位线对电隔离。
5.根据权利要求1所述的半导体存储器件，其中，所述开关对中的至少一个开关具有有源区域布局，所述有源区域布局以几何的方式与所述第一段或者所述第二段中的至少一个存储单元的有源区域布局相匹配，其中，所述至少一个开关具有的多硅晶栅极布局或者金属栅极布局以几何的方式与所述至少一个存储单元的多硅晶栅极布局或者金属栅极布局相匹配。
6.根据权利要求1所述的半导体存储器件，还包括：
存储控制器，被配置为根据可编程形状、可编程间隔或者可编程定时将脉冲应用于所述开关对，其中，根据在所述脉冲的边沿和字线信号的邻近边沿之间测量的时间对于所述脉冲的不同的可编程形状、不同的可编程间隔或者不同的可编程定时可具有不同值。
7.根据权利要求1所述的半导体存储器件，其中，所述第一段和所述第二段中的每个存储单元都包含分别连接至存储单元的第一存取晶体管和第二存取晶体管的第一互补数据存储节点和第二互补数据存储节点；
其中，所述第一局部互补位线对的独立局部位线分别连接至沿着所述第一段中的第一列的多个存储单元的第一存取晶体管和第二存取晶体管；以及
其中，所述第二局部互补位线对的独立具备位线分别连接至沿着所述第二段中的第一列的多个存储单元的第一存取晶体管和第二存取晶体管。
8.一种半导体存储器件，包括：
半导体存储单元的阵列，布置为行和列，所述阵列包含跨越所述阵列的多列的非重叠性的存储单元的第一段和第二段；
多条第一局部互补位线对，在所述存储单元的第一段上方延伸；
多条第二局部互补位线对，在所述存储单元的第二段上方延伸；
多个开关，设置在存储单元的所述第一段和所述第二段之间，并且被配置为有选择地分别将所述多条第一局部互补位线对和所述多条第二局部互补位线对串联连接；以及
第一写入电路，连接至所述多条第一局部互补位线对，并且配置为相应的差分偏压施加至所述多条第一局部互补位线对以将数据写入至所述存储单元的第一段，但没有将数据写入所述存储单元的第二段，其中，在所述第一写入电路的工作期间，所述多个开关对使得所述多条第一局部互补位线对与所述多条第二局部互补位线对均电隔离。
9.根据权利要求8所述的半导体存储器件，还包括：
第二写入电路，连接至所述多条第二局部互补位线对，并且配置为将相应的差分偏压施加至所述多条第二局部互补位线对以将数据写入至所述存储单元的第二段，但没有将数据写入至所述存储单元的第一段，其中，在所述第二写入电路的工作期间，所述多个开关对使得所述多条第一局部互补位线对与所述多条第二局部互补位线对均电隔离。
10.根据权利要求9所述的半导体存储器件，还包括：
读取电路被配置为将数据状态从所述存储单元的第二段中读取到所述多条第二局部互补位线对上方，但是不通过所述多条第一局部互补位线对，以及还配置为通过所述多条第一局部互补位线对和通过所述多条第二局部互补位线对从所述存储单元的第一段中读取数据状态。
11.根据权利要求8所述的半导体存储器件，其中，所述第二局部互补位线对包含飞行位线对，在所述存储单元的第二段的上方延伸且没有与所述存储单元的第二段连接。
12.根据权利要求11所述的半导体存储器件，还包括：
多条第三局部互补位线，在存储单元的所述第二段的上方延伸并且与沿着所述第二段中的一列的多个存储单元相连接；以及
第二写入电路，连接至所述多条第三局部互补位线，并且被配置为将相应的差分偏压施加至所述多条第三局部互补位线以将数据写入所述存储单元的第二段，但没有将数据写入至所述存储单元的第一段。
13.根据权利要求12所述的半导体存储器件，还包括：
读取电路，配置为通过所述飞行位线对和通过所述多条第一局部互补位线对从所述存储单元的第一段中读取数据状态，以及还配置为通过所述多条第三局部互补位线从所述存储单元的第二段中读取数据状态。
14.根据权利要求8所述的半导体存储器件，还包括：
存储控制器配置为根据可编程形状、可编程间隔或者可编程定时将脉冲应用于所述开关，以及其中，根据在所述脉冲的边沿和字线信号的邻近边沿之间测量的时间对于所述脉冲的不同的可编程形状、不同的可编程间隔或者不同的可编程定时可具有不同值。
15.根据权利要求8所述的半导体存储器件，其中，所述多个开关中的至少一个开关具有有源区域布局，所述有源区域布局以几何的方式与所述第一段或者所述第二段中的至少一个半导体存储单元的有源区域布局相匹配，以及其中，所述至少一个开关具有的多硅晶栅极或者金属栅极布局以几何的方式与所述至少一个半导体存储单元的多硅晶栅极布局或者金属栅极布局相匹配。
16.一种静态随机存取存储器(SRAM)器件，包括：
静态随机存取存储器单元阵列，包含静态随机存取存储器单元的第一段和静态随机存取存储器单元的第二段，所述第一段和第二段彼此不重叠；
多条第一互补位线对，在所述静态随机存取存储器单元的第一段上方延伸；
多条第二互补位线对，在所述静态随机存取存储器单元的第二段上方延伸；
多个开关，设置在静态随机存取存储器单元的所述第一段和所述第二段之间，并且分别将所述多条第一互补位线对与所述多条第二互补位线对串联连接；以及
第一写入电路，连接至所述多条第一互补位线对，并且配置为将相应的差分偏压施加至所述多条第一互补位线对以将数据写入至所述静态随机存取存储器单元的第一段，但没有将数据写入至所述静态随机存取存储器单元的第二段，其中，在所述第一写入电路的工作期间，所述多个开关对使得所述多条第一互补位线对与所述多条第二互补位线对均电隔离。
17.根据权利要求16所述的静态随机存取存储器器件，还包括：
第二写入电路，连接至所述多条第二互补位线对，并且配置为将相应的差分偏压施加至所述多条第二互补位线对以将数据写入至所述静态随机存取存储器单元的第二段，但没有将数据写入至所述静态随机存取存储器单元的第一段，其中，在所述第二写入电路的工作期间，所述多个开关对使得所述多条第一互补位线对与所述多条第二互补位线对均电隔离。
18.根据权利要求17所述的静态随机存取存储器器件，还包括：
读取电路，连接至所述多条第二对互补位线对。
19.根据权利要求18所述的静态随机存取存储器器件，其中，所述读取电路通过所述多条第二互补位线对和通过所述多个开关与所述多条第一互补位线对连接。
20.根据权利要求16所述的静态随机存取存储器器件，其中，所述多条第二互补位线对包含局部互补飞行位线对，在所述静态随机存取存储器单元的第二段的上方延伸且与所述静态随机存取存储器单元的第二段的存储单元不连接，所述静态随机存取存储器器件还包括：
多条第三局部互补位线，在静态随机存取存储器单元的所述第二段的上方延伸并且与沿着所述第二段的相应列的多个存储单元相连接；以及
第二写入电路，连接至所述多条第三局部互补位线，并且配置为将相应的差分偏压施加至所述多条第三局部互补位线以将数据写入至所述静态随机存取存储器单元的第二段，但没有将数据写入至所述静态随机存取存储器单元的第一段。
CN201710374650.6A 2016-05-24 2017-05-24 半导体存储器件及静态随机存取存储器器件 Active CN107424645B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/162,711 US9922700B2 (en) 2016-05-24 2016-05-24 Memory read stability enhancement with short segmented bit line architecture
US15/162,711 2016-05-24

Publications (2)

Publication Number Publication Date
CN107424645A CN107424645A (zh) 2017-12-01
CN107424645B true CN107424645B (zh) 2020-12-22

Family

ID=60418805

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710374650.6A Active CN107424645B (zh) 2016-05-24 2017-05-24 半导体存储器件及静态随机存取存储器器件

Country Status (2)

Country Link
US (4) US9922700B2 (zh)
CN (1) CN107424645B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9790151B2 (en) 2015-11-12 2017-10-17 Honeywell International Inc. Process for making 2,3,3,3-tetrafluoropropene and/or vinylidine fluoride
US9922700B2 (en) 2016-05-24 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory read stability enhancement with short segmented bit line architecture
US10269444B2 (en) * 2016-12-21 2019-04-23 Sandisk Technologies Llc Memory with bit line short circuit detection and masking of groups of bad bit lines
US11437120B2 (en) 2017-10-31 2022-09-06 SK Hynix Inc. Memory system for activating redundancy memory cell and operating method thereof
US10418093B1 (en) * 2018-08-31 2019-09-17 Micron Technology, Inc. DRAM sense amplifier active matching fill features for gap equivalence systems and methods
US11074966B2 (en) * 2018-10-31 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd Method and system to balance ground bounce
WO2020142743A1 (en) * 2019-01-05 2020-07-09 Synopsys, Inc. Enhanced read sensing margin and minimized vdd for sram cell arrays
US11532351B2 (en) * 2020-05-08 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with additional write bit lines
US12045469B2 (en) 2022-12-15 2024-07-23 Xilinx, Inc. Single event upset tolerant memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101243518A (zh) * 2005-08-11 2008-08-13 德克萨斯仪器股份有限公司 具有分离的读-写电路的sram单元
CN101853698A (zh) * 2005-05-23 2010-10-06 株式会社瑞萨科技 半导体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4794561A (en) * 1987-07-02 1988-12-27 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
US5914906A (en) * 1995-12-20 1999-06-22 International Business Machines Corporation Field programmable memory array
US6023428A (en) * 1997-07-28 2000-02-08 Texas Instruments Incorporated Integrated circuit device having a memory array with segmented bit lines and method of operation
JP2001250385A (ja) * 2000-03-03 2001-09-14 Mitsubishi Electric Corp 半導体記憶装置
US8064271B2 (en) * 2005-09-28 2011-11-22 Texas Instruments Incorporated Static random access memory device having bit line voltage control for retain till accessed mode and method of operating the same
US7630257B2 (en) 2006-10-04 2009-12-08 Texas Instruments Incorporated Methods and systems for accessing memory
JP2009163787A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体記憶装置
JP5259270B2 (ja) * 2008-06-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8254174B2 (en) * 2009-02-04 2012-08-28 Micron Technology, Inc. Memory segment accessing in a memory device
TWI464745B (zh) * 2010-07-06 2014-12-11 Faraday Tech Corp 具有由資料控制之電源供應的靜態隨機存取記憶體
WO2012029233A1 (ja) * 2010-09-02 2012-03-08 パナソニック株式会社 データ伝送回路及びそれを備えた半導体記憶装置
JP4991958B2 (ja) 2010-09-06 2012-08-08 株式会社東芝 発光装置
US8559251B2 (en) * 2012-01-20 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of writing datum to memory circuit
US9064561B2 (en) * 2012-04-02 2015-06-23 Arm Limited Handling of write operations within a memory device
US9922700B2 (en) * 2016-05-24 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory read stability enhancement with short segmented bit line architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853698A (zh) * 2005-05-23 2010-10-06 株式会社瑞萨科技 半导体装置
CN101243518A (zh) * 2005-08-11 2008-08-13 德克萨斯仪器股份有限公司 具有分离的读-写电路的sram单元

Also Published As

Publication number Publication date
US10510403B2 (en) 2019-12-17
US10153038B2 (en) 2018-12-11
US20200075092A1 (en) 2020-03-05
US10854282B2 (en) 2020-12-01
CN107424645A (zh) 2017-12-01
US20190108874A1 (en) 2019-04-11
US9922700B2 (en) 2018-03-20
US20170345485A1 (en) 2017-11-30
US20180197601A1 (en) 2018-07-12

Similar Documents

Publication Publication Date Title
CN107424645B (zh) 半导体存储器件及静态随机存取存储器器件
US9640251B2 (en) Multi-port memory cell
US6891742B2 (en) Semiconductor memory device
US7710763B2 (en) SRAM cell using separate read and write circuitry
US7301797B2 (en) Method of operating semiconductor integrated circuit including SRAM block and semiconductor integrated circuit including SRAM block
US7613057B2 (en) Circuit and method for a sense amplifier
US9318158B2 (en) Non-volatile memory using bi-directional resistive elements
JP2007193928A (ja) 半導体記憶装置
US7561462B2 (en) Circuit and method for a high speed dynamic RAM
JP2007042172A (ja) 半導体メモリ装置
KR20080048485A (ko) 저 전력 메모리 제어회로 및 방법
JP2007141399A (ja) 半導体装置
KR20140023230A (ko) 복수의 정적 랜덤-액세스 메모리 셀들을 포함하는 디바이스 및 그 동작 방법
US9305635B2 (en) High density memory structure
KR20000048350A (ko) 센스 증폭기 회로, 이 회로를 사용한 메모리 장치, 및 이메모리 장치를 판독하는 방법
US8107278B2 (en) Semiconductor storage device
US10706917B2 (en) Semiconductor memory device
KR100940198B1 (ko) 멀티비트 ｏｔｐ 셀
KR20110111954A (ko) 이중포트의 안티퓨즈 오티피 셀
US11355183B2 (en) Memory device with word line pulse recovery

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant