CN107408406B - 用于减少命令移位器的方法及设备 - Google Patents

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Abstract

本发明揭示用于减少命令移位器的数目的设备及方法。实例性设备包含编码器电路、等待时间移位器电路及解码器电路。所述编码器电路可经配置以对命令进行编码，其中基于所述命令的命令类型而对所述命令进行编码，且耦合到所述编码器电路的所述等待时间移位器电路可经配置以为所述经编码命令提供等待时间。耦合到所述等待时间移位器电路的所述解码器电路可经配置以对所述经编码命令进行解码，且提供经解码命令以执行与所述经解码命令的所述命令类型相关联的存储器操作。

Description

用于减少命令移位器的方法及设备
背景技术
按惯例，半导体存储器从存储器控制器接收存储器命令。存储器命令可为例如芯片选择(CS)、写入启用(WE)、列地址选通(CAS)及行地址选通(RAS)(仅举几个实例)等信号的组合。命令信号的组合可由命令解码器接收，命令解码器可基于命令信号的组合而产生内部命令。取决于命令类型(举例来说，读取或写入)，命令解码器可将对应内部信号提供到存储器内部的不同或各个电路，使得在需要时执行所述命令。由于存储器执行不同命令，因此可使用双重电路来区别存储器内的命令类型。由于内部命令信号可为类似的，因此可部分地需要双重电路。可使用存储器中命令在上面传播的路径来区别命令类型。然而，路径的区段可为冗余的，且仅经包含以区别命令类型。
举例来说，存储器具有用于每一命令类型的按惯例包含的单独命令移位器。一个命令移位器可用于读取，且单独命令移位器可用于写入。然而，包含多个命令移位器可消耗半导体裸片的较大面积且增加电力消耗。命令移位器可在其大小经增加以适应较长预期等待时间(举例来说)时进一步消耗裸片面积及电力。命令移位器可包含于存储器中以提供存储器的恰当操作所需要的所要操作等待时间，例如CAS等待时间、CAS写入等待时间、CAS附加等待时间等。需要用于每一命令类型的单独命令移位器(例如附加等待时间移位器及主装置-从装置CAS写入等待时间移位器)，这是因为在读取与写入命令中可存在重叠，且进一步因为用于表示命令的物理信号可为类似的。如此，为了确保命令被正确地解释，使用单独移位器来帮助区别命令类型。对裸片面积及电力消耗的此冗余使用可接着不必要地对存储器强加大小及电力消耗惩罚。因此，期望减少包含于存储器中的移位器的数目以便减小裸片大小及电力消耗。
发明内容
在一个方面中，本发明涉及一种设备，其包含：编码器电路，其经配置以基于命令的命令类型而对命令进行编码；等待时间移位器电路，其耦合到所述编码器电路且经配置以为所述经编码命令提供等待时间；及解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供经解码命令以执行与所述经解码命令的所述命令类型相关联的存储器操作。
在另一方面中，本发明涉及一种设备，其包含：命令解码器，其经配置以接收外部命令且提供内部命令；编码器电路，其耦合到所述命令解码器且经配置以接收所述内部命令并基于相应命令类型而对所述内部命令进行编码；等待时间移位器电路，其耦合到所述编码器电路且经配置以基于等待时间而为所述经编码命令提供延迟；及解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供所述命令以执行基于所述命令的命令类型的存储器操作。
在又一方面中，本发明涉及一种方法，其包含以下步骤：由编码器电路对具有第一命令类型的第一命令进行编码；由所述编码器电路对具有第二命令类型的第二命令进行编码；及通过等待时间移位器电路传播所述经编码第一及第二命令，其中基于所述第一及第二命令的相应命令类型而对所述第一及第二命令进行编码。
在又一方面中，本发明涉及一种方法，其包含以下步骤：基于命令类型而对存储器命令进行编码；经由等待时间移位器传播所述经编码存储器命令；对所述经编码存储器命令进行解码以确定命令类型；及提供所述经解码存储器命令以执行对应于所述命令类型的存储器操作。
所属领域的技术人员从以下详细描述及附图将显而易见本发明的其它方面、特征、目标及优点。然而，应理解，详细描述及特定实例是仅通过说明而非限制的方式给出。可在不背离本发明的精神的情况下在本发明的范围内做出许多改变及修改，且本发明包含所有此些修改。
附图说明
图1是根据本发明的包含命令路径的实例性设备的框图。
图2是根据本发明的命令路径的框图。
图3是根据本发明的实例性时序图。
图4A及4B描绘根据本发明的实例性经编码命令信号。
图5是根据本发明的实例性存储器。
具体实施方式
本文中揭示用于减少存储器中所包含的命令移位器的数目的设备及方法。可通过对提供到命令移位器的命令进行编码且随后对由命令移位器提供的命令进行解码而减少存储器中所包含的命令移位器的数目。对命令进行编码可允许较少命令移位器提供不同类型的命令而不是针对每一命令类型使用专用命令移位器。下文中陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明了，可在不存在这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用于将本发明的范围限制于这些特定实施例。在其它实例中，并未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本发明模糊。
如上文所论述，常规存储器可包含用于存储器能够执行的不同类型的命令(例如读取命令及写入命令)的命令移位器。此外，命令移位器的数目还可取决于存储器可执行的存储器命令(例如主装置-从装置命令及常规命令)的数目及类型。虽然常规命令可仅需要至少两个命令移位器(一个用于读取命令且一个用于写入命令)，但主装置-从装置命令可需要至少四个命令移位器，一个用于主装置读取，一个用于从装置读取，一个用于主装置写入，且一个用于从装置写入。如此，可存在包含于存储器中的若干个冗余命令移位器。
命令移位器可凭借命令移位器赋予命令从命令解码器到打算用于执行命令的电路的传播的等待时间而提供关于命令的执行的时序信息。对于包含短等待时间的存储器，就裸片面积消耗及电力消耗来说，若干个冗余命令移位器可不是问题。在此方面，短等待时间可为约五个时钟循环，例如，5tCK。然而，如果等待时间增加到约30tCK的时间，那么命令移位器可消耗大得多的裸片面积及电力量。这可归因于命令移位器的常规设计，所述常规设计包含命令通过其传播的可变数目个触发器以提供等待时间(例如，延迟)，其中使用多个触发器需要较长等待时间。
此外，在常规存储器中，由命令解码器提供的内部命令可由类似信号表示。举例来说，命令可由针对时钟循环1tCK(例如，1tCK脉冲)的持续时间处于高(或低)逻辑电平的信号表示。1tCK的脉冲是通过实例的方式提供且不应被视为本发明的实施例的限制性方面。由于各种内部命令是以类似方式表示，因此可为用于相应命令的命令路径的一部分的单独命令移位器可允许区别不同命令。此外，尽管不同命令可由最小数目个时钟循环(举例来说，四个时钟循环)分开，但其还可几乎同时通过相应命令移位器传播。因此，在常规存储器中包含单独且多个命令移位器来帮助区别命令类型且允许多个命令的相互依赖。
然而，可通过对不同命令类型进行编码而使包含冗余命令移位器无效。通过对命令进行编码，可将多个冗余命令移位器减少为较少命令移位器(举例来说，一个)。命令移位器的减少可部分地基于将命令分开的时钟循环的最小数目。时钟循环的此最小数目还可确定编码方案且因此确定能够被编码的命令的数目。介于命令的前缘之间的每一时钟循环可用于对命令进行编码。举例来说，介于命令的前缘之间的时钟循环或其数目的衍生物可用于延长命令的脉冲宽度以对命令进行编码。为了说明，可将由1tCK信号脉冲表示的写入命令变换为具有2个时钟循环的宽度的脉冲，其中2tCK脉冲表示经编码写入命令。如此，可基于命令类型而将不同命令类型从具有1tCK宽度的常规信号变换为具有较长脉冲宽度的信号。或者，可使用每一中介时钟循环来对二进制值进行编码以区别命令。举例来说，可将1tCK脉冲的写入命令编码为2tCK脉冲，在此实施例中，2tCK脉冲可被视为二进制值“11”或“110”，其中每一经编码“1”由1tCK时钟脉冲表示。
可通过对内部命令进行编码(且随后一旦内部命令传播穿过命令移位器便进行解码)而减少命令移位器的数目，这可导致减少裸片面积及电力的消耗。
图1是根据本发明的实施例的包含命令路径100的设备的框图。所述设备可为计算机、膝上型计算机、便携式电子装置及类似装置。命令路径100可至少包含令解码器102、编码器电路104、附加等待时间移位器电路(ALS)106及解码器电路108，所述命令路径可包含于例如非易失性存储器或易失性存储器等存储器中。非易失性存储器的实例可包含NAND及NOR快闪存储器，且易失性存储器的实例可包含动态随机存取存储器(DRAM)、随机存取存储器(RAM)及其变化形式。为了简洁起见未展示命令路径的额外元件，但所属领域的技术人员将理解命令路径的各种组件及其操作。
命令路径100可经配置以经由ALS 106基于在命令进入及离开ALS 106时对命令进行编码及解码而提供多个命令类型，例如，读取及写入命令。此技术可与常规配置形成对比，常规配置可需要用于每一命令类型的命令移位器。命令路径100可经配置以将内部命令(举例来说，读取命令)从输入提供到各种电路以供在操作期间使用。命令路径100具有命令路径延迟。即，命令路径100花费已知的有限时间来将命令从输入传播到使用所述命令的电路。举例来说，可使用提供到各种电路的信号来启用电路的操作。
命令解码器102可经配置以接收各种命令信号且将内部命令信号提供到编码器104。编码器104对命令信号进行编码(如下文将更详细地描述)且响应于CLK信号而输出经编码命令ENCMD1信号。即，编码器104响应于CLK信号而将经编码命令ENCMD1信号输出到ALS106。ALS 106可经配置以响应于CLK信号而使穿过其的经编码命令ENCMD1信号移位。所述移位会增加CLK信号的时钟循环tCK(凭借CLK)以为经编码命令ENCMD1信号穿过命令路径100的传播提供附加等待时间。众所周知，等待时间可经增加以适应存储器的内部操作的时序且可由用户或制造商(举例来说)以附加等待时间值(通常依据tCK的数目)来编程或设定。ALS 106可将经编码内部命令提供到解码器106，所述解码器可将所述经编码命令解码回其原始命令类型。接着可将经解码命令提供到其对应电路以进行操作。
命令解码器102可经配置以从外部组件、存储器控制器或***单芯片(举例来说)接收存储器命令。可将外部提供的存储器命令解码为内部命令(例如，可基于外部提供的命令而产生内部命令)，所述内部命令可接着提供到用于执行其的对应存储器电路。举例来说，可为CS、CAS及/WE信号的组合的写入命令可由命令解码器102接收。命令解码器102可接着对所述命令信号的组合进行解码以沿着命令路径100(举例来说)提供内部命令信号。内部命令的其它部分(例如存储器地址信息)可经由不同路径提供到存储器阵列。命令(例如，写入及读取命令)可经由命令路径100来提供，且可首先提供到编码器104。如本文中所使用，术语“命令”及其复数形式可意指“内部命令”。对外部命令的提及可被明确地叙述。
编码器104可从命令解码器102接收内部命令且可经配置以基于命令类型而对命令进行编码。所述编码可基于命令类型及***时钟CLK的时钟循环宽度，例如，tCK。举例来说，可将写入命令从一个时钟循环宽的高逻辑电平(例如，1tCK的时钟脉冲)编码为两个时钟循环宽的高逻辑电平(例如，2tCK的时钟脉冲)。另一方面，可将读取命令从1tCK的脉冲编码为1tCK的脉冲。此外，将命令分开的时钟循环的最小数目也可影响编码及多少类型的命令可被编码。举例来说，如果命令的前缘分开四个时钟循环，那么可被编码的命令类型的数目可基于介于命令之间的时钟循环的数目。可用时钟循环的数目可为时钟循环的最小数目减去一个时钟循环。因此，针对时钟循环的四个时钟循环最小数目的当前实例，将存在用于对命令进行编码的三个可用时钟循环。
在一些实施例中，命令类型可由表示经编码命令的脉冲的时钟循环的宽度表示，其可为一个、两个或三个时钟循环且可导致对至少三个可能命令进行编码(在所述编码及后续解码基于经编码信号的tCK的宽度的情况下)。在一些实施例中，可以二进制方式对命令进行编码，且可使用三个可用时钟循环来对多达八个命令进行编码，例如，0到7的三数字二进制表示，前面有上升边缘，例如，“1”。举例来说，可由编码器104将命令编码为“110”、“100”、“101”、“000”、“001”、“010”、“011”及“111”。然而，八个可能性中的每一者可在前面有处于其前缘的高逻辑电平(例如，“1”)，这可允许解码器区别所接收命令。如此，经编码命令信号可为例如“1XXX”，其中“XXX”表示经编码命令。编码器104可接着将经编码命令提供到ALS 106。
ALS 106可为附加等待时间移位器，且还可基于ALS 106经配置以提供的等待时间量而提供命令时序。ALS 106可包含多个串联耦合式触发器。可基于例如信号传播穿过的内部触发器的数目而调整ALS 106的等待时间。ALS 106中所包含的触发器的数目可决定所消耗的半导体裸片的面积。举例来说，ALS 106可适应的等待时间越大，所包含的触发器的数目越大且所消耗的面积越大。对于经设计以适应少量等待时间(例如，五个时钟循环)的附加等待时间移位器，裸片上所包含的双重移位器的数目(例如，每一命令类型一个)可为不充足的。然而，另一方面，当等待时间增加(例如，30个或多于30个时钟循环)时，单个移位器所消耗的裸片面积可为显著的。如本文中所论述，使用可针对多个命令提供较大等待时间值的单个附加等待时间移位器的技术对于至少减少裸片面积及可能减少电力消耗可为合意的。此ALS 106可用于主装置-从装置读取移位器、主装置-从装置写入移位器、读取附加等待时间移位器及/或写入附加等待时间移位器。此外，如所述，单个ALS 106可用于替换前述类型的移位器中的任一者的多个冗余等待时间移位器。
解码器108可经配置以从ALS 106接收经编码命令ENCMD2且进一步经配置以对经编码命令ENCMD2进行解码。经解码命令(例如，读取及写入命令)可接着由解码器108提供到其既定存储器电路。解码器108可基于表示经编码命令ENCMD2的信号的脉冲宽度而对经编码命令ENCMD2进行解码。或者，如果命令是被二进制编码，那么解码器108可基于所接收二进制序列而对经编码命令进行解码。经解码命令可接着在单独输出上提供到存储器阵列(未展示)以使其进行操作。
在操作中，命令解码器102可接收若干个命令信号，例如CS、CAS以及/WE及RAS信号中的一者或两者。可将命令信号的每一组合解码成例如写入命令及读取命令等命令类型。此外，命令可在其间具有CLK循环的最小数目的情况下被接收，所述CLK循环的最小数目维持于命令路径100内。CLK循环的最小数目可为从前缘到前缘，且可例如为CLK信号的四个时钟循环。基于信号的组合，命令解码器102可产生且提供内部命令，所述内部命令可被提供到编码器104。
编码器104可基于命令类型而对命令进行编码。可通过更改表示命令的信号的脉冲宽度(例如，命令处于高(或低)逻辑电平的时钟循环的数目)而对命令进行编码。介于命令的前缘之间的时钟循环(例如，可用时钟循环)可用于对命令进行编码。举例来说，可将写入命令编码为针对两个时钟循环处于高逻辑电平，而可将读取命令编码为针对一个时钟循环处于高逻辑电平。或者，可使用可用时钟循环来对二进制信息进行编码，例如一个时钟循环用于三位码中的每一位。因此，可使用三个时钟循环使用三位二进制码来对多达八个命令进行编码。经编码命令可被提供到ALS 106。
ALS 106可基于CLK信号而使命令移位，且ALS 106所提供的等待时间量可基于命令在ALS 106内传播穿过的锁存器或触发器的数目来调整。并且，ALS 106的等待时间为存储器提供时序信息，所述时序信息可用于确定何时将数据提供到输入/输出(IO)垫或将数据锁存于IO垫上。经编码命令ENCMD2可由ALS 106提供到解码器108。
解码器108可经配置以基于命令的相应编码而对命令进行解码。举例来说，接收针对两个邻近时钟循环处于高逻辑电平的经编码命令，接着将经编码命令编码为写入命令且在对应输出上提供。可将针对一个时钟循环处于高逻辑电平的经编码命令解码为读取命令且也在对应输出上提供。针对实施替代编码(例如，由每一可用时钟循环表示二进制位)的实施例，解码器可相应地进行解码。替代编码可用于对多于两个命令进行编码且可与主装置-从装置(MS)命令一起使用。因此，与MS命令相关联的各种读取及写入排列可由命令路径100提供。举例来说，经编码命令“111”可表示非MS写入，经编码“100”可表示非MS读取等等。所属领域的技术人员将理解全部由本发明预期的各种命令及编码可能性。
因此，通过对命令进行编码，可在存储器中使用较少命令移位器来将内部存储器命令从存储器解码器提供到其相应操作电路。此结果可允许减少存储器可并入到其设计/裸片上的冗余命令移位器的数目。因此，由于存储器中所包含的命令移位器的减少，因此存储器可使用较少裸片面积。
图2是根据本发明的命令路径200的框图。举例来说，命令路径200可实施为图1的命令路径100。命令路径200可从命令解码器(例如，图1的命令解码器102)接收内部命令且将所述命令提供到经配置以执行所述命令的电路。在命令被提供其对应电路之前，命令可由命令路径200编码、传播及解码。命令路径200的操作可基于时钟信号CLK，时钟信号CLK可为***时钟或其衍生物。命令路径200可包含编码器电路220、附加等待时间移位器电路(ALS)212及解码器电路222。
编码器220可包含第一触发器202及第二触发器204，所述触发器可基于时钟信号CLK及OR门210而操作。在一些实施例中，OR门210可为不同类型的逻辑门，例如，NOR门。编码器220可经配置以从命令解码器(举例来说)接收内部命令，且至少部分地基于命令类型而对命令进行编码，所述命令可接着被提供到ALS 212以传播到解码器222。
读取命令信号READ IN可由编码器220接收。读取命令可由持续时间1tCK的信号脉冲表示，所述读取命令可由OR门210接收，可直接提供到触发器204。在CLK信号的下一时钟边缘(举例来说，上升时钟边缘)处，触发器204可在输出处提供读取命令。在后续时钟边缘处，READ IN信号可为低的，这是因为读取命令是1tCK宽，这可导致触发器204的输出变低。在第二时钟边缘之后，触发器204可能已提供处于高逻辑电平的信号达CLK信号的一个循环的持续时间(例如，1tCK脉冲)。此信号可表示经编码读取命令，所述经编码读取命令可作为ENCMD1信号提供到ALS 212。
在写入命令的操作中，写入命令信号WRTE IN可由编码器220接收。写入命令也可由持续时间1tCK的信号脉冲表示，所述写入命令可由触发器202及OR门210接收。OR门210可将写入命令提供触发器204的输入。在CLK信号的下一时钟边缘上，写入命令可在触发器202的输出上提供及由触发器204的输出提供。在CLK信号的后续时钟边缘处，触发器204的输入可由于OR门210提供的触发器202的输出而仍处于高逻辑电平。如此，触发器204的输出可针对第二连续时钟循环保持处于高逻辑电平。在第三时钟边缘处，触发器204的输出可由于低输入而转变为低逻辑电平。因此，写入命令可经编码为针对CLK信号的两个时钟循环(例如，2tCK脉冲)处于高逻辑电平的信号，所述信号作为ENCMD1信号被提供到ALS 212。或者，2tCK脉冲可被辨识为两个邻近1tCK脉冲，1tCK脉冲可表示二进制“11”信号。
ALS 212可类似于关于图1所论述的ALS 106，且为了简洁起见而省略进一步描述。ALS 212可从编码器220接收经编码命令信号ENCMD1且在基于ALS 212的等待时间的时间将经编码命令信号ENCMD2提供到解码器222。ALS 212的等待时间还可提供用于命令的执行的时序信息。
解码器222可包含第一触发器206及第二触发器208、反相器216、AND门214以及NOR门218。在一些实施例中也可实施除AND门及NOR门之外的其它门。第一触发器206及第二触发器208也可基于时钟信号CLK而操作。解码器222可经配置以从ALS 212接收经编码命令ENCMD2且对经编码命令进行解码。经解码命令可接着基于命令类型作为相应信号WRITEOUT及READ OUT而提供到存储器。
在读取命令的操作中，经编码读取命令可在触发器206的输入、AND门214的输入及在NOR门218的输入处接收。AND门214及NOR门218的输出可保持处于低逻辑电平。在CLK信号的第一时钟边缘处，触发器206可在输出处提供处于高逻辑电平的信号。因此，从ALS 212接收的去往触发器206的输入以及去往AND门214及NOR门218的输入可为低的，但去往触发器208、反相器216的输入以及AND门214的第二输入可处于高逻辑电平。反相器可因此将低输入提供到NOR门218。另外，触发器208的输出可处于低逻辑电平。因此，AND门214的输出将由于具有一个输入高及另一输入低而是低的，NOR门218的输出可处于高逻辑电平，这是因为全部三个输入均为低的。因此，解码器222将1tCK经编码读取命令解码且提供为READ OUT信号。
在写入命令的操作中，经编码写入命令可由持续时间2tCK的信号脉冲表示，所述经编码写入命令可由AND门214、触发器206及NOR门218接收。在CLK信号的第一时钟边缘处，触发器206可在输出处提供处于高逻辑电平的信号，所述信号可被提供到AND门214、触发器208及反相器216的另一输入。由于经编码写入命令处于高逻辑电平达两个时钟循环，因此ALS 212的输出可仍处于高逻辑电平，所述输出随后由AND门214接收。由于AND门214的两个输入现在处于高逻辑电平，因此AND门214的输出可转变为表示写入命令的高逻辑状态。同时，NOR门218可从ALS 212的输出接收一个高输入且另两个输入可为低的，这可导致低输出。解码器222可因此提供写入命令作为WRITE OUT信号。
图2的实例性实施例说明通过延长内部命令信号脉冲宽度而进行编码。为了实施所揭示二进制编码，编码器220及解码器240两者中的逻辑与触发器的组合可经配置以提供所要脉冲序列。所属领域的技术人员将理解实施所述编码所需的改变。
在此方面，命令路径200可接收由类似信号表示的不同命令、基于命令类型而对命令进行编码且经由命令移位器传播命令。解码器可接着接收经编码命令，所述解码器可对命令进行解码且将其提供到相应输出以进行其操作。编码器220及解码器222的以上论述被视为说明本发明中所呈现的技术。可存在命令编码与解码的许多排列，这些包含于本发明限制内。
图3是根据本发明的实例性时序图300。时序图300是对上文关于图2所论述的命令编码、传播及解码的相对时序的说明。
时序图300包含***时钟信号CLK、信号WRITE IN及READ IN、经编码命令1信号ENCMD1、经编码命令2信号ENCMD2以及输出命令信号WRITE OUT及READ OUT。READ IN及WRITE IN信号可为由命令解码器提供的例如可由编码器220编码的内部读取及写入命令。ENCMD1信号可由编码器220提供到命令移位器(举例来说，ALS212)。ENCMD2信号可从ALS212输出且被提供到解码器222。WRITE OUT及READ OUT信号可为由解码器222提供的经解码命令。
在时间t1处，WRITE IN信号可被计时到编码器220中，且随后在时间t2处被提供为ENCMD1信号。经编码写入命令ENCMD1信号被描绘为两个时钟循环宽，例如，从一个时钟循环宽度编码为两个时钟循环宽度。在时间t2与t3之间，经编码写入命令传播穿过ALS 212。ENCMD2信号由ALS 212提供到解码器222。在时间t4处，READ IN信号可被计时到编码器220中且随后在时间t5处作为第二ENCMD1信号提供到编码器220。在时间t6，经解码写入命令由解码器222提供为WRITE OUT信号。在时间t5与t7之间，经编码读取命令传播穿过ALS 212且可接着提供到解码器222。在时间t8处，经解码读取命令被提供为READ OUT信号。
图4A及4B描绘根据本发明的实例性经编码命令信号。图4A描绘实例性经编码读取及写入命令。如上文所论述，在编码之前读取及写入命令两者可按惯例由单个1tCK脉冲表示。在编码之后，如图4A中所展示，经编码读取命令可由1tCK脉冲表示，而写入命令可由2tCK脉冲表示。虽然经编码写入命令可由2tCK脉冲表示且读取命令由1tCK脉冲表示，但本文中所论述的实施例可执行相反操作，使得读取将由2tCK脉冲表示且写入由1tCK脉冲表示。图4B描绘由二进制经编码信号表示的两个不同命令。可使用实例性经编码二进制序列来对任何存储器命令进行编码，且实例性信号是非限制性的。经编码第一命令可由“101”表示，其中经编码命令的每一位是1tCK宽。经编码第二命令由二进制序列“110”描绘，所述二进制序列可编码为MS写入命令(举例来说)。此处，“1”由高逻辑电平的1tCK脉冲表示，而“0”由持续时间1tCK的低逻辑值表示。在一些实施例中，“1”可由低逻辑电平表示，且“0”可由高逻辑电平表示。
图5说明根据如本文中所论述的实施例的存储器500。存储器500包含存储器单元阵列502，所述存储器单元可为例如易失性存储器单元(例如，DRAM存储器单元、SRAM存储器单元)、非易失性存储器单元(例如，快闪存储器单元)或某种其它类型的存储器单元。存储器***500包含命令解码器506，所述命令解码器通过命令总线508接收存储器命令且在存储器***500内产生对应控制信号以执行各种存储器操作。命令解码器506响应于施加到命令总线508的存储器命令而对存储器阵列502执行各种操作。举例来说，命令解码器506用于产生内部控制信号以从存储器阵列502读取数据且向所述存储器阵列写入数据。行及列地址信号通过地址总线520施加到存储器***500且提供到地址锁存器510。所述地址锁存器接着输出单独列地址及单独行地址。
地址锁存器510将所述行地址及列地址分别提供到行地址解码器522及列地址解码器528。列地址解码器528选择延伸穿过阵列502的对应于相应行地址的位线。行地址解码器522连接到字线驱动器524，字线驱动器524激活阵列502中对应于所接收行地址的相应存储器单元行。对应于所接收列地址的选定数据线(例如，一或若干位线)耦合到读取/写入电路530以经由输入-输出数据总线540将读取数据提供到数据输出缓冲器534。写入数据通过数据输入缓冲器544及存储器阵列读取/写入电路530施加到存储器阵列502。
命令解码器可包含命令路径550，命令路径550可经配置以对内部命令进行编码且将其提供到附加等待时间移位器(举例来说)。在附加等待时间移位器的输出处，解码器可接收命令，对命令进行解码，且将其提供到其相应电路。命令的编码及解码可允许在存储器500中包含较少附加等待时间移位器。举例来说，当命令在传播穿过附加等待时间移位器之前被编码时，用于每一命令类型的附加等待时间移位器可由单个附加等待时间移位器替代。
根据本发明的实施例的存储器可用于各种电子装置中的任一者中，包含但不限于计算***、电子存储***、相机、电话、无线装置、显示器、芯片集、机顶盒或游戏***。
依据前述内容将了解，尽管本文中已出于说明目的描述了本发明的特定实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明不受除所附权利要求书之外的任何限制。

Claims (23)

1.一种设备，其包括：
编码器电路，其经配置以对命令进行编码并提供经编码的命令，其中基于所述命令的命令类型而对所述命令进行编码且其中所述命令之间的时钟循环用于经编码的命令；
等待时间移位器电路，其耦合到所述编码器电路且经配置以为所述经编码命令提供等待时间；及
解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供经解码命令以执行与所述经解码命令的所述命令类型相关联的存储器操作；
其中所述设备能够编码的命令的数目基于所述命令之间的所述时钟循环的数目。
2.根据权利要求1所述的设备，其中所述等待时间移位器电路基于等待时间值而使所述经编码命令的传播延迟。
3.一种设备，其包括：
编码器电路，其经配置以对命令进行编码，其中基于所述命令的命令类型对所述命令进行编码；
等待时间移位器电路，其耦合到所述编码器电路且经配置以为经编码命令提供等待时间；及
解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供经解码命令以执行与所述经解码命令的命令类型相关联的存储器操作；
其中所述编码器电路包括：
第一触发器，其经配置以接收第一命令类型的命令；
OR门，其耦合到所述第一触发器的输出且经配置以接收所述第一触发器的输出、所述第一命令类型的所述命令及第二命令类型的命令，且进一步经配置以基于输入的组合而提供输出；及
第二触发器，其耦合到所述OR门及所述等待时间移位器电路，所述第二触发器经配置以从所述OR门接收所述输出且提供输出，其中所述输出指示所述命令类型。
4.根据权利要求3所述的设备，其中所述第二触发器的所述输出的持续时间指示所述命令类型，且其中所述输出的所述持续时间是相对于时钟循环的。
5.一种设备，其包括：
编码器电路，其经配置以对命令进行编码，其中基于所述命令的命令类型对所述命令进行编码；
等待时间移位器电路，其耦合到所述编码器电路且经配置以为经编码命令提供等待时间；及
解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供经解码命令以执行与所述经解码命令的所述命令类型相关联的存储器操作；
其中所述解码器电路包括：
第三触发器，其耦合到所述等待时间移位器电路且经配置以接收所述经编码命令；
第四触发器，其耦合到所述第三触发器的输出且经配置以接收所述第三触发器的输出，其中所述第三触发器的所述输出指示所述经编码命令，且其中所述第四触发器经配置以提供指示所述经编码命令的输出；
反相器，其耦合到所述第三触发器的所述输出且经配置以提供所述第三触发器的反相输出；
AND门，其耦合到所述等待时间移位器电路及所述第三触发器的所述输出且经配置以提供第一类型的经解码命令；及
NOR门，其耦合到所述等待时间移位器电路、所述反相器及所述第四触发器的输出且经配置以提供第二命令类型的经解码命令。
6.根据权利要求5所述的设备，其中第一命令类型是写入命令且第二命令类型是读取命令。
7.一种设备，其包括：
命令解码器，其经配置以接收外部命令且提供内部命令；
编码器电路，其耦合到所述命令解码器且经配置以接收所述内部命令，并基于相应命令类型使用二进制编码对所述内部命令进行编码以提供经编码的命令，其中所述内部命令之间的时钟循环用于经编码的命令；
等待时间移位器电路，其耦合到所述编码器电路且经配置以基于等待时间而为所述经编码命令提供延迟；及
解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供所述命令以执行基于所述命令的命令类型的存储器操作；
其中所述设备能够编码的命令的数目基于所述命令之间的所述时钟循环的数目。
8.根据权利要求7所述的设备，其中以不同于写入命令的方式对读取命令进行编码。
9.一种设备，其包括：
命令解码器，其经配置以接收外部命令且提供内部命令；
编码器电路，其耦合到所述命令解码器且经配置以接收所述内部命令，并基于相应命令类型对所述内部命令进行编码；
等待时间移位器电路，其耦合到所述编码器电路且经配置以基于等待时间而为经编码命令提供延迟；及
解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供所述命令以执行基于所述命令的命令类型的存储器操作；
其中所述设备能够编码的命令的数目基于将命令分开的时钟循环的数目。
10.一种设备，其包括：
命令解码器，其经配置以接收外部命令且提供内部命令；
编码器电路，其耦合到所述命令解码器且经配置以接收所述内部命令，并基于相应命令类型对所述内部命令进行编码；
等待时间移位器电路，其耦合到所述编码器电路且经配置以基于等待时间而为经编码命令提供延迟；及
解码器电路，其耦合到所述等待时间移位器电路且经配置以对所述经编码命令进行解码并提供所述命令以执行基于所述命令的命令类型的存储器操作；
其中所述解码器电路经配置以基于表示所述经编码命令的信号的长度而对所述内部命令进行解码。
11.根据权利要求10所述的设备，其中所述内部命令由持续时间中与内部时钟信号相关的时钟循环的信号表示，且其中所述经编码命令被编码成不同持续时间的信号以指示所述命令类型。
12.根据权利要求11所述的设备，其中所述解码器电路基于表示所述经编码命令的所述信号的所述持续时间而确定所述经编码命令是何种命令类型。
13.一种方法，其包括：
由编码器电路对具有第一命令类型的第一命令进行编码；
由所述编码器电路对具有第二命令类型的第二命令进行编码；及
通过等待时间移位器电路传播经编码第一命令及经编码第二命令，
其中基于所述第一命令及所述第二命令的相应命令类型而对所述第一命令及所述第二命令进行编码，且
其中所述第一命令及所述第二命令之间的时钟循环用于编码所述第一命令。
14.根据权利要求13所述的方法，其进一步包括：
由解码器电路对所述经编码第一命令进行解码；
基于所述第一命令的命令类型而提供经解码第一命令；
由所述解码器电路对所述经编码第二命令进行解码；及
基于所述第二命令的命令类型而提供经解码第二命令。
15.根据权利要求14所述的方法，其中所述经编码第一命令及第二命令的信号持续时间向所述解码器指示所述命令类型。
16.根据权利要求13所述的方法，其进一步包括：
从命令解码器电路接收所述第一命令及第二命令，其中所述第一命令及第二命令是内部存储器命令。
17.根据权利要求13所述的方法，其中所述第一命令及第二命令由持续时间中相对于时钟信号的时钟循环的信号表示，且其中所述经编码第一命令及所述经编码第二命令由持续时间中相对于彼此及所述时钟信号不同的时钟循环的相应信号表示。
18.根据权利要求13所述的方法，其中所述第一命令是读取命令且其中所述第二命令是写入命令。
19.一种方法，其包括：
基于命令类型而对存储器命令进行编码，其中对所述存储器命令进行编码包括：
将第一类型的存储器命令转换为信号持续时间，所述信号持续时间不同于所述第一类型的所述存储器命令的信号持续时间；及
将第二类型的存储器命令转换为信号持续时间，所述信号持续时间和所述第二类型的所述存储器命令的信号持续时间相同；
经由等待时间移位器传播经编码存储器命令；
对所述经编码存储器命令进行解码以确定命令类型；及
提供经解码存储器命令以执行对应于所述命令类型的存储器操作。
20.根据权利要求19所述的方法，其进一步包括：
在命令解码器电路处接收外部存储器命令信号；及
基于所述外部存储器命令信号而提供所述存储器命令。
21.根据权利要求19所述的方法，其中所述第一类型的所述命令是写入命令且所述第二类型的所述命令是读取命令。
22.一种方法，其包括：
基于命令类型而对存储器命令进行编码，其中经编码存储器命令在存储器的内部；
经由等待时间移位器传播所述经编码存储器命令；
对所述经编码存储器命令进行解码以确定命令类型；及
提供经解码存储器命令以执行对应于所述命令类型的存储器操作；
其中将存储器命令序列分开的内部时钟循环的最小数目确定可被编码的命令类型的数目。
23.一种方法，其包括：
基于命令类型而对存储器命令进行编码，其中经编码存储器命令在存储器的内部；
经由等待时间移位器传播所述经编码存储器命令；
对所述经编码存储器命令进行解码以确定命令类型；及
提供经解码存储器命令以执行对应于所述命令类型的存储器操作；
其中对所述经编码存储器命令进行解码以确定命令类型包括：
相对于时钟信号的时钟循环的持续时间确定经编码存储器命令的持续时间；及
基于相对于所述时钟信号的所述时钟循环的所述持续时间的所述经编码存储器命令的所述持续时间而确定所述经编码命令的命令类型。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9892770B2 (en) 2015-04-22 2018-02-13 Micron Technology, Inc. Methods and apparatuses for command shifter reduction
US10607671B2 (en) * 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
US11658668B2 (en) 2018-06-14 2023-05-23 SK Hynix Inc. Semiconductor device
KR102608910B1 (ko) 2018-06-14 2023-12-04 에스케이하이닉스 주식회사 반도체장치
US10607681B2 (en) * 2018-06-28 2020-03-31 Micron Technology, Inc. Apparatuses and methods for switching refresh state in a memory circuit
US11508422B2 (en) * 2019-08-02 2022-11-22 Micron Technology, Inc. Methods for memory power management and memory devices and systems employing the same
KR20230040221A (ko) 2021-09-15 2023-03-22 에스케이하이닉스 주식회사 쉬프트레지스터 및 쉬프트레지스터를 포함하는 전자장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6178130B1 (en) * 1997-10-10 2001-01-23 Rambus Inc. Apparatus and method for refreshing subsets of memory devices in a memory system
CN1402258A (zh) * 2001-08-27 2003-03-12 尔必达存储器股份有限公司 半导体存储器件的功率控制方法及半导体存储器件
US6704243B2 (en) * 2001-10-05 2004-03-09 Infineon Technologies Ag Apparatus for generating memory-internal command signals from a memory operation command
CN101097777A (zh) * 2006-03-08 2008-01-02 三星电子株式会社 输入等待时间控制电路、半导体存储设备及其方法
CN101656096A (zh) * 2008-03-31 2010-02-24 澜起科技（上海）有限公司 已注册dimm存储器***
US7930152B2 (en) * 2006-07-14 2011-04-19 Colorado School Of Mines Method for signal and image processing with lattice gas processes
CN102200541A (zh) * 2010-03-24 2011-09-28 中国科学院自动化研究所 一种对电机转速进行测量的方法及装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586159A (en) * 1983-11-21 1986-04-29 The United States Of America As Represented By The Secretary Of The Navy Digital bus adaptor
US5028922A (en) * 1989-10-30 1991-07-02 Industrial Technology Research Institute Multiplexed encoder and decoder with address mark generation/check and precompensation circuits
US6690309B1 (en) * 2001-12-17 2004-02-10 Cypress Semiconductor Corporation High speed transmission system with clock inclusive balanced coding
US6944091B2 (en) 2002-07-10 2005-09-13 Samsung Electronics Co., Ltd. Latency control circuit and method of latency control
US7042777B2 (en) 2004-01-28 2006-05-09 Infineon Technologies Ag Memory device with non-variable write latency
KR100755371B1 (ko) * 2005-05-03 2007-09-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
KR100851991B1 (ko) * 2006-12-07 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
US7969813B2 (en) 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US9037892B2 (en) * 2011-04-13 2015-05-19 International Business Machines Corporation System-wide power management control via clock distribution network
WO2014085506A1 (en) * 2012-11-27 2014-06-05 Rambus Inc. Multiple memory rank system and selection method thereof
US9053815B2 (en) 2013-05-28 2015-06-09 Nanya Technology Corporation Circuit in dynamic random access memory devices
US9892770B2 (en) 2015-04-22 2018-02-13 Micron Technology, Inc. Methods and apparatuses for command shifter reduction

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6178130B1 (en) * 1997-10-10 2001-01-23 Rambus Inc. Apparatus and method for refreshing subsets of memory devices in a memory system
CN1402258A (zh) * 2001-08-27 2003-03-12 尔必达存储器股份有限公司 半导体存储器件的功率控制方法及半导体存储器件
US6704243B2 (en) * 2001-10-05 2004-03-09 Infineon Technologies Ag Apparatus for generating memory-internal command signals from a memory operation command
CN101097777A (zh) * 2006-03-08 2008-01-02 三星电子株式会社 输入等待时间控制电路、半导体存储设备及其方法
US7930152B2 (en) * 2006-07-14 2011-04-19 Colorado School Of Mines Method for signal and image processing with lattice gas processes
CN101656096A (zh) * 2008-03-31 2010-02-24 澜起科技（上海）有限公司 已注册dimm存储器***
CN102200541A (zh) * 2010-03-24 2011-09-28 中国科学院自动化研究所 一种对电机转速进行测量的方法及装置

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Publication number Publication date
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