CN107342769B - 数模转换器、用于测量数模转换器的误差的方法和*** - Google Patents

数模转换器、用于测量数模转换器的误差的方法和*** Download PDF

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Abstract

本公开涉及数模转换器、用于测量数模转换器的误差的方法和***。数模转换器(DAC)将数字字映射到模拟输出。DAC位可以具有幅值时序误差。这些误差(或者有时称为“非理想性”)导致DAC中动态范围的失真和降级。为了减少这些不利效应，德尔塔‑西格玛模式能够设置成两位单元，基准位单元和校准中的位单元，以执行例如幅值校准和时序偏差校准。德尔塔‑西格玛模式尤其相对于平方波信号有益，平方波信号不能被标定以在具有不同位权重的位单元之间执行幅值并且在频率限于采样时钟的整数分数。

Description

数模转换器、用于测量数模转换器的误差的方法和***
背景技术
集成电路过程电信号用于很多的电子应用。数据转换器是电子设备的重要部分，负责在数字域与模拟域之间转换信号。然而，数据转换器内的电路或者驱动数据转换器的电路并不完善，结果，转换输出可能不精确。不完善或非理想会导致在输出中出现非期望的噪声或尖刺并且使得数据转换器的性能降级。如果不去除或校准，噪声或尖刺甚至会影响信号链的其它部分。
附图说明
为了提供对本公开及其特征和优点的更完整的理解，参考了下面结合附图给出的详细说明，其中相似的附图标记表示相似的部件，在附图中：
图1是根据本公开的一些实施方案的示范性的分段数模转换器(DAC)；
图2图示出根据本公开的一些实施方案的对DAC的误差进行建模、感测和校正；
图3图示出向两个数模转换器单元提供测试输入信号以测量一个DAC单元相对于另一DAC单元的误差；
图4图示出根据本公开的一些实施方案用于测量DAC的非理想性的示范性的***；
图5图示出根据本公开的一些实施方案用于测量DAC的非理想性的示范性的实现方式；
图6图示出根据本公开的一些实施方案用于测量DAC的非理想性的另一示范性的实现方式；
图7图示出根据本公开的一些实施方案用于从DAC的输出中提取幅值误差的方案；
图8图示出根据本公开的一些实施方案用于从DAC的输出中提取时序偏差的方案；
图9图示出根据本公开的一些实施方案用于从DAC的输出中提取占空比误差的方案；
图10图示出根据本公开的一些实施方案用于测量DAC的非理想性的方法；以及
图11图示出根据本公开的一些实施方案的示范性的噪声整形器。
具体实施方式
数模转换器(DAC)将数字字映射到模拟输出。DAC位可以具有幅值和时序误差。这些误差(在本文有时称为“非理想性”)导致DAC中动态范围的失真和降级。为了减少这些负面效应，德尔塔-西格玛模式能够设置成两个位单元，基准位单元以及校准下的位单元，来执行例如幅值校准和时序偏差校准。德尔塔-西格玛模式尤其相对于方波信号有益，方波信号不能被定标来执行具有不同位权重的位单元之间的幅值校准，并且在频率上限于采样时钟的整数分数。
数模转换器的基础
现实世界的模拟信号，诸如温度、压力、声音或图像，通常转换成能够易于在现代数字***中进行处理的数字表示。在许多***中，该数字信息必须转回模拟形式来执行某些现实世界功能。执行该步骤的电路是数模转换器(DAC)，并且它们的输出可用于驱动多种设备。扬声器、视频显示器、电动机、机械伺服装置、射频(RF)发射器、以及温度控制器仅是几个多样的实施例。
DAC是一种响应于数字输入码而产生量化(离散步骤)模拟输出的电路、设备或***。数字输入生成于数字域中，例如，通过晶体管逻辑(TTL)、发射极耦合逻辑(ECL)、互补金属氧化物半导体(CMOS)电路、或低电压差分信号传输(LVDS)、数字逻辑、处理器等。DAC将数字输入转换成模拟输出。DAC的模拟输出可以是电压或电流。在一些情况下，数字输入可以包括二进制码位、或者温度计码位。数字输入的位被设置成驱动或控制DAC中的电路以生成模拟输出。
为了生成输出，基准量被划分成二进制和/或线性分数。一个或多个DAC单元被实现为用于那些分数中的每一个。数字输入将开关驱动到具有与那些分数对应的适当的权重的各个DAC单元。数字输入的相应部分驱动相应的DAC单元以输送代表数字输入的DAC单元的聚合输出。DAC单元可以包括电流源、电压源、电阻器、电容器等。DAC单元可以由数字输入来致动，即，数字输入码，从而生成模拟输出。在一些实施方案中，DAC单元的输出被求和或组合而生成聚合输出。
在一些情况下，分段DAC能够使用不同的电路体系结构和/或编码用于数字输入的不同段。分段体系结构能够用于电流输出DAC和电压输出DAC，其中转换器的全分辨率散布于两个或更多个子DAC中。总DAC的子DAC无需具有相同的分辨率。在一些情况下，还可以在DAC中提供冗余电路，其中在设计中包含额外的电路***或DAC单元。
图1图示出根据本公开的一些实施方案的示范性的分段DAC 100。如图1所示，数字输入信号或数字输入码可被提供给分段单元，其将数字输入信号/码分离成其最高有效位dMSB，中间有效位dISB，以及最低有效位dLSB。最高有效位dMSB可提供给译码器块102。中间有效位dISB可提供给译码器块104。译码器块102和译码器块104能够将最高有效位dMSB和中间有效位dISB从二进制编码译码为温度计编码，使得来自MSB段和ISB段的一元DAC单元(即，具有相同位权重的DAC单元)可以将最高有效位dMSB和中间有效位dISB转换成MSB段和ISB段的相应的模拟输出。最低有效位dLSB可被提供给延迟块106(以提供或模仿译码器块102和104的延迟)。二进制加权DAC单元能够将转换成LSB段的模拟输出。假设分段DAC 100的全分辨率是B＝BMSB+BISB+BLSB，并且存在用于最高有效位段的BMSB数量的位，用于中间有效位的BISB数量的位，以及用于最低有效位的BLSB数量的位。用于最高有效位段的一元DAC单元108可以包括至少2BMSB-1个DAC单元，它们均具有相同的(理想的)位权重WMSB＝2(BLSB+BISB)。用于中间有效位段的一元DAC单元110可以包括至少2BISB-1个DAC单元，其均具有相同的(理想的)位权重WISB＝2BLSB。二进制DAC单元112可以具有BLSB个DAC单元，其具有不同的二进制位权重WLSB[k]＝2k，k＝[0：BLSB-1]。不同的段基于不同段的相应的数字输入而生成相应的模拟输出。组合器114将具有DAC单元的段(例如，具有一元DAC单元108、一元DAC单元110或二元DAC单元112的段)的相应的输出进行组合、求和或相加以生成总DAC 100的模拟输出。
在一些情况下，译码器块102和104(一个或两个)可以实现额外的逻辑以将一元DAC单元108和110混在一起而算出单元之间的失配的平均数从而降低模拟输出中的失真。
诸如图1所示的分段DAC找到转换器的精度与设计复杂度之间的平衡。分段的一个益处在于通过允许不同的DAC体系结构用于数字输入码的不同段而减少实现给定分辨率所要求的电阻器(或电流源)的数量，从而允许更小的裸片尺寸。因此，将高分辨率DAC分段是常见的。
DAC中的误差
分段DAC或DAC通常不是完善的，并且校准一元或二元DAC单元会对设计者提出难题。如同使用复杂的制造工艺制造的许多其它器件，各种不完善之处/非理想性会影响DAC的性能。
一个实施例包括电路的不完善影响DAC的单个元件(本文称为“DAC单元”)的性能。不完善可能由于制造变差而导致，通常称为“静态失配”或“DC误差”。例如，静态失配会由于例如电阻器、电流源、晶体管的器件的尺寸不同于理想尺寸而导致。结果，DAC单元的“位权重”会偏离理想值，导致“幅值误差”。
另一实施例包括时序误差，通常称为“AC误差”，其会由于例如时钟抖动、开关失配以及驱动器失配而导致。时序误差可以是全局的(例如，与全局时钟信号相关联)，或者它们可以在特定DAC单元的局部。当DAC单元的模拟输出中的跃迁发送得比理想时间早或者延迟时，或者跃迁偏离理想跃迁，时序误差会导致“错误”量的“位权重”输送到模拟输出。在一些情况下，当特定的DAC单元相对于基准DAC单元被接通时，会影响时钟抖动(即，当期望两个DAC单元同时接通时，两个DAC单元没有同时接通)。在这些方案中，DAC单元比理想时间更早或更晚地接通，导致模拟输出中的误差。在一些情况下，DAC单元本身会具有跃迁不对称，其中模拟输出的上升和下降表现得不同。例如，由于开关失配(例如，负责使电流朝向特定一个输出转向的一对差动开关中的失配)引起的跃迁不对称会影响特定DAC单元的性能，导致上升和下降跃迁表现得不同。在另一实施例中，由于驱动器失配(例如，在驱动负责使电流朝向特定一个输出转向的一对差动开关的信号路径中的时序失配)也会影响特定的DAC单元的性能，也会导致上升和下降跃迁偏离理想。这些时序相关的不完善还会导致占空比误差，其中DAC单元“接通”的周期不同于理想周期(例如，当相比于基准或理想周期时过长或过短)。
另一实施例包括漂移，例如热漂移，老化等，其随时间而改变器件的特性并且使得器件偏离理想。
上文提到的这些实施例中的许多实施例导致模拟输出处的失真，因而影响总DAC的性能。对于一些误差，设计者可选择使用较大的器件来减小一些误差。然而，增大器件尺寸并且因此增加面积和功耗不总是可取的。并非试图增大器件，设计者已经通过校准来处理性能问题。已经提出了各种方案来测量和校准DAC的误差。例如，特定频率的方波以及该方波的逆变化形式能够用于控制(1)基准DAC单元，以及(2)测试中的DAC单元(以及如果要实现期望的权重来平衡基准DAC单元则有更多的单元)，并且可测量模拟输出来确定时序偏差。然而，该方法受限制，并且对于一些应用而言不切实际。在本公开的后面的部分中描述方波方法的缺点。
用于校准DAC单元的德尔塔-西格玛模式
不使用方波，本公开描述了一种校准方案，其涉及到使用编码模式，例如德尔塔-西格玛模式，来驱动两个不同的DAC单元(例如，一个基准DAC单元以及一个测试中的DAC单元)。图2图示出根据本公开的一些实施方案的对DAC的误差进行建模、感测和校正。一个目标是驱动具有权重w1的基准DAC单元202以及具有权重w2的基准DAC单元204(w1和w2可以彼此不等)以分别生成输出信号u1(t)和u2(t)。此处，DAC单元可称为“位”或“位单元”或“DAC位单元”。模型包括代表DC误差的η，以及代表AC误差的T。代表DC误差的η以及代表AC误差的T被建模而添加到DAC单元204的信号路径中(例如，作为增益误差1+η1和时序误差T1)。因为DAC单元202和204的输出由组合器206求和，所以生成u1(t)和u2(t)以确保在模拟输出“输出”处测试信号彼此抵消而仅在模拟输出处留下代表η(DC误差)和T(AC误差)的残差信号。例如，
·u1(t)可以等于u1(t)，
·u2(t)可以等于-u2(t)+ε(t)。
当u1(t)和u2(t)被求和时，模拟输出“输出”留有ε(t)残差信号。生成该信号u1(t)和u2(t)需要恰当的测试输入信号d1[k]和d2[k]，它们能够由适当的数字模式生成器来生成。优选地d1[k]和d2[k]被生成以引出将代表DAC的一个或多个不完事的可检测(在一些情况下易于检测)残差信号ε(t)。
感测电路210能够感测总DAC的模拟输出“输出”以感测残差信号ε(t)并且提取关于测试中的DAC单元的误差信息。感测电路210可以包括如下中的一个或多个：一个或多个滤波器(例如，围绕其中残差信号预期具有高能量的预定关注频带的带通滤波器)、观测模数转换器(ADC)以及观测接收器。因此，控制电路206能够改变或控制DAC电路***的一个或多个部分以减小对应于感测电路210所提取的误差信息的误差。例如，数字电路***能够实现算法以从观测ADC/接收器的数字输出中提取误差信息(在一时间段内的或者采集足量的样本)。数字电路***能够计算且写入DAC电路***所能使用的一个或多个系数以校正或补偿误差。在一些情况下，片上处理器、与DAC耦合的处理器和/或用于驱动DAC的数字电路***能够用于该目的。如果适合，能够实现适合的反馈环(使用感测电路210和控制电路206)来感测误差信息以及最小化误差或者将误差驱动为零。在一些情形下，确定误差信息的输出的处理还可以在片外完成，例如，在晶片或芯片级测试期间工厂校准设置中，来减少片上硬件的量。该设置可以要求校准数据的永久性片上存储(例如，NVM＝非易失性存储器)(例如，能够用于降低DAC单元中的误差的误差系数)。
编码模式尤其适合于校准DAC单元，因为DAC单元不能由高分辨率(可标定)测试信号来驱动。相反，DAC单元仅能够由编码模式来驱动，例如，两级位流(例如，1和0的位流或者-1和+1的位流)。利用正确的编码，高分辨率的、数字生成的以及可标定的测试信号能够制成例如适合用于驱动DAC单元的两级位流。编码模式有益地允许提取DAC内的DAC单元的静态误差和动态误差。例如，一个或多个DAC单元能够选为基准DAC单元，所有其它DAC单元能够与该基准DAC单元进行比较。利用对DAC单元的正确的编码模式，如果一个编码模式是另一编码模式的正确加权和逆反的变化形式，则在DAC的模拟输出处测试信号能够抵消。在DAC的模拟输出处能够观测到残差信号ε(t)(通过对DAC单元的输出求和来生成)。残差信号ε(t)将代表基准DAC单元与测试中的DAC单元之间的一个或多个误差。
使用编码模式(例如，德尔塔-西格玛编码位流)的一个优点在于，校准方案能够用于在分段DAC的段之间进行校准，因为能够DAC单元的测试输入信号的原测试信号能够被数字标定以适应基准DAC单元与测试中的DAC单元之间的位权重差。常规地，在DAC电路***中可以包括额外的DAC单元，使得DAC单元能够分组以实现特定的位权重，从而抵消驱动具有该特定位权重的基准DAC单元的测试信号。该方法仅校准来自较低权重段的成组单元之和，不校准该组内的单元的个体失配。在标准的二进制编码中，较低权重段中的全部有源单元之和是次高段中缺少最小单元的权重的一个单元。该较低段中的缺失的单元具有与该段中最小权重相等的权重，并且因此成组以匹配次高段中的单元的权重需要至少一个额外的单元，该单元仅在校准期间使用。利用编码模式DAC电路的两个部分之间的比较能够在不需要额外DAC单元的情况下完成，因为测试信号能够被标定以具有适应基准DAC单元与测试中的DAC单元之间的位权重差的任意权重。
实施例：用于驱动DAC单元的德尔塔-西格玛编码正弦曲线
图3图示出向两个数模转换器单元提供测试输入信号以测量一个DAC单元相对于另一DAC单元的误差。在该实施例中，两个DAC单元显示为分别具有位权重w1和w2的DAC1和DAC2，分别接收测试输入信号d1[k]和d2[k]。测试输入信号d1[k]和d2[k]中的每一个均表示两级位流，例如，两个，一般是不同的单位德尔塔-西格玛模式。德尔塔-西格玛模式可以例如对正弦信号进行编码。德尔塔-西格玛模式还能够对具有预定或选定复杂度的其它适合的信号进行编码。可以选择适合的信号在特定可用带宽内或者具有特定的带宽。在德尔塔-西格玛模式下编码的适合的信号能够预先确定或选定以便于允许在相减后提取相关的误差信息。例如，两个单元中的编码(数字预期)信号内容能够在幅值上完全相同，但是在极性上相反，使得在相减后，仅误差信息保留。对于瞬时单元输出，在无限调整时间后(或者在足够长时间后)，下面的关系成立：当d1[k]＝0时，u1(t→∞)＝0。当d1[k]＝1时，u1(t→∞)＝w1/FullScale。当d2[k]＝0时，u2(t→∞)＝0。当d2[k]＝1时，u2(t→∞)＝(w2+Δ)/FullScale。(这还可以表达为对于位＝1和位＝1分别为-0.5*w/FullScale和+0.5*w/FullScale，这是全差分描述常见的)。FullScale是总DAC的满标，Δ代表DAC2(即，测试中的DAC单元)相对于DAC1的误差。编码(基带)信号(或相减后的误差)能够在适当的模拟滤波后(以及最终的频率变换)取回。
如果位权重w1和w2相同，则德尔塔-西格玛模式编码，例如正弦信号，能够通过基准位单元(例如，DAC1)，并且相反极性的相同的德尔塔-西格玛模式(例如，正弦信号的逆的变化形式)能够通过测试中的第二位单元(例如，DAC2)。
如果位权重w1和w2不同，则第一德尔塔-西格玛模式编码，例如正弦信号，能够通过基准位单元(例如，DAC1)，并且第二德尔塔-西格玛模式编码，例如，正确加权且逆反的正弦信号能够通过测试中的第二位单元(例如，DAC2)。
理想地，DAC单元的一个输出与另一DAC单元的输出正相反(给定适当的测试输入信号d1[k]和d2[k])，即u1(t)＝-u2(t)。但是由于DAC不完善(例如，失配和时序偏差)，u1(t)≠u2(t)并且两个位单元u1(t)和-u2(t)的输出之和(通过生成适合的测试输入信号来数字地完成求逆)将导致一个或多个预定频率位置处的残差信号ε(t)。DAC的模拟输出能够在前台或后台中被观测以感测残差信号ε(t)。
在一些实施方案中，编码为德尔塔-西格玛位流的低频正弦信号能够用于校准静态时序失配或DC幅值误差。在一些实施方案中，被编码为德尔塔-西格玛位流的高频正弦信号能够用于强调时序误差。
用于测量DAC的非理想性的***
图4图示出根据本公开的一些实施方案的用于测量DAC的非理想性的示范性的***。***的一个方面是使用两个数字噪声整形器(具有响应L(z))以根据d[k]生成测试输入信号d1[k]和d2[k]以驱动两个DAC单元(标记为一位“1b”子DAC”)。数字噪声整形器能够有益地生成噪声从带中推出的信号。例如，数字噪声整形器可以是德尔塔-西格玛两级“∑Δ2-级”噪声整形器。数字噪声整形器接收由测试信号d[k]生成的信号。任何适合的信号能够用作d[k]。典型地，d[k]被选择以确保残差信号能够容易地感测且确保在DAC具有非理想性的情况下残差信号将存在。
数模转换器(DAC)具有多个DAC单元，在该实施例中，DAC单元包括第一DAC单元402以及第二DAC单元404(也标注为“1-b子DAC”)，其输出由组合器406求和以生成DAC的模拟输出(“模拟输出”)。为了图示，第一DAC单元402是具有权重w1的基准DAC单元，并且第二DAC单元404是具有权重w2的测试中的DAC单元。权重w1和w2不一定必须相同。该***包括测试信号生成器408来利用第一倍增因数来标定测试信号d[k]以及利用第二倍增因数来标定测试信号d[k]以分别生成第一测试信号b1[k]和第二测试信号b2[k]。为了标定测试信号d[k]，测试信号生成器408可以包括用于将测试信号d[k]与第一相乘因数相乘的一个或多个乘法器(或者等同的数字逻辑)，以及用于将测试信号d[k]与第二相乘因数相乘的一个或多个乘法器(或等同的数字逻辑)。
为了提供将测试信号编码成适合于第一DAC单元402和第二DAC单元404的位流，该***还包括处理第一测试信号b1[k]且生成第一测试输入信号d1[k]的第一噪声整形器410，以及处理第二测试信号b2[k]且生成第二测试输入信号d2[k]的第二噪声整形器412。第一测试输入信号d1[k]和第二测试输入信号d2[k]被作为输入分别提供给第一DAC单元402以及第二DAC单元404。在一些实施方案中，第一噪声整形器410以及第二噪声整形器412是德尔塔-西格玛编码器。数字噪声整形器可被配置为引出DAC的模拟输出处的更多的误差/残差信号。例如，通过将数字噪声整形器的某些内部参数设定成用于该应用的具体值，能够增强某些误差行为。
考虑图11，如图所示的示范性的噪声整形器实现了误差反馈模型。噪声整形器能够接收输入IN(N位输入流)并且生成输出OUT(1位流)。噪声整形器可以实现量化信号y的量化器。信号y和OUT能够由数字滤波器H(z)求和和处理以生成反馈信号。IN与反馈信号相减以生成y。数字滤波器H(z)，即其结构和系数，被设计而使得调制器(即，噪声整形器)稳定且具有期望的性质。在普通的应用中，期望的性质包括带宽(或过采样率)、动态范围、稳定性范围(相对于输入幅值)等。
用于噪声整形器的该特定应用的设定可能不能用于正常应用(因为该设定能够生成非期望的行为，诸如带外噪声峰值)。但是，对于该上下文，其中期望引出更多的误差来使得误差更可检测，所以有益的是设定数字噪声整形器的那些内部参数来生成更多的误差或噪声。特别地，有益的是以如下方式改变数字滤波器内部参数：不过多集中于动态范围等(但是低本底噪声可能会感兴趣)。相反，内部参数可被选定以便能够生成更多的误差信号。例如，对于给定的占空比误差，二次谐波失真取决于噪声整形器的信号相关活动(以复杂的方式)。在通常的应用中，噪声整形器被选择而使得该误差最小化(由于主要的信号相关期望规则，这当然仅在一些限值内可能)。如果要检测占空比误差，则有益的是选择H(z)，使得该误差反而增强，可能是以在该上下文中不重要的某其它性能度量为代价。此外，相对易于实现这些内部参数来针对该应用调整数字噪声整形器，因为数字噪声整形器实现在数字域中。
该***可进一步包括感测电路(与图2的感测电路210相同或相似)以观测DAC的模拟输出(“模拟OUT”)并且测量第二DAC单元404相对于第一DAC单元402的误差。
因为噪声整形器(第一噪声整形器410和第二噪声整形器412)位于数字域中，所以噪声整形器能够实现以完善地彼此匹配(从而当DAC单元被校准时不引入另外的误差)。利用数字信号中的足够的数字分辨率和噪声整形器，该***中的各种测试信号能够在将它们提供给DAC单元之前使它们尽可能完善或可实行。甚至按特定应用所需或所要求的(即，校准的期望精度)，甚至在数字域中能够使得相乘因数尽可能完善可实行。在数字到模拟接口上，信号(例如，d1[k]和d2[k])是完好的。此外，数字噪声整形器或者其它适合的校准模式生成器的另一优点在于，它们能够接收已经被标定为任意值(例如，根据基准DAC单元与测试中的DAC单元之间的任意位权重差)的任何适合的信号。如图4(以及同样图3)所示，d[k]可以包括正弦波或正弦曲线(但是还可以使用其它信号)，其能够引出易于检测或感测的DAC的模拟输出中的残差信号。总的***允许大的灵活性来以引出能够在输出易于检测到的两个DAC单元之间的某类误差的方式来选择d[k]。
在一些实施方案中，第一相乘因数包括第二DAC单元的位权重w2与第一DAC单元的位权重w1之比。示范性的比值是w2/w1。第一相乘因数将测试信号d[k]适当地标定以适应第一DAC单元402与第二DAC单元404之间的位权重之差(即，w1≠w2)。第二相乘因素可以为-1，使得测试信号d[k]能够被逆反。利用-1作为第二相乘因数不是强制性的，但是其能够最大化可能较小单元(例如，第二DAC单元404)的输出，使得误差信号最大化。第一相乘因数或第二相乘因数包括用于逆反测试信号d[k]或测试信号的标定后变化形式(例如，b1[k]或b2[k])的负系数，假设输入信号是用于两个生成器的d[k]。如果生成两个完美逆反的d[k]和-d[k]，则不需要逆反。利用这些相乘因数，第一DAC单元402和第二DAC单元404的输出信号的幅值能够基本上彼此抵消，同时表示DAC的非理想性的残差信号保留在DAC的模拟输出处(“模拟OUT”)。
不同的标定方案
图5图示出根据本公开的一些实施方案的用于测量DAC的非理想性的示范性的实现方式。图6图示出根据本公开的一些实施方案的用于测量DAC的非理想性的另一示范性的实现方式。图5和图6所示的两个实施方案具有与图4相同或相似的部分，并且用于测试信号d[k]的标定方案在图5和图6之间不同。数模转换器(DAC)具有多个DAC单元，在该实施例中，DAC单元包括第一DAC单元502(“DAC1”)和第二DAC单元504(“DAC2”)，其输出由组合器506求和以生成DAC的模拟输出。为示例说明，第一DAC单元502是具有权重w1的基准DAC单元，并且第二DAC单元504是具有权重w2的测试中的DAC单元。权重w1和w2不一定必须相同。换言之，总***包括用于基于第一两级输入d1[k]来生成第一模拟输出u1(t)的第一器件(例如，第一DAC单元502)以及用于基于第二两级输入d2[k]来生成第二模拟输出u2(t)的第二器件(例如，第二DAC单元504)。此外，总***包括用于将至少第一模拟输出和第二模拟输出组合以生成DAC的模拟输出的第三器件(例如，组合器506)。利用正确的两级输入d1[k]和d2[k]，表示DAC的非理想性的残差信号ε(t)保留在DAC的模拟输出处。
类似图4，***包括用于基于测试信号来数字地生成第一两级输入和第二两级输入的第四器件。该第四器件可以包括利用第一相乘因数来标定测试信号d[k]以及利用第二相乘因数来标定测试信号d[k]以分别生成第一测试信号b1[k]和第二测试信号b2[k]的测试信号生成器508。为了标定测试信号d[k]，测试信号生成器508可以包括用于将测试信号d[k]与第一相乘因数相乘的一个或多个乘法器(或者等同的数字逻辑)，以及用于将测试信号d[k]与第二相乘因数相乘的一个或多个乘法器(或等同的数字逻辑)。第四器件可进一步包括用于将第一测试信号b1[k]和第二测试信号b2[k]分别编码成第一两级输入d1[k]和第二两级输入d2[k]的器件。例如，第四器件可进一步包括第一噪声整形器510以及第二噪声整形器512，其提供将第一测试信号b1[k]和第二测试信号b2[k]编码成适用于第一DAC单元502和第二DAC单元504的位流(例如，d1[k]和d2[k])。通过第一噪声整形器510以及第二噪声整形器512生成的位流，例如第一测试输入信号d1[k]和第二测试输入信号d2[k]，被作为输入分别提供给第一DAC单元502和第二DAC单元504。在一些实施方案中，第一噪声整形器510和第二噪声整形器512是德尔塔-西格玛编码器。
为了检测残差信号ε(t)，该***可以包括用于检测DAC的模拟输出中第二器件相对于第一器件的误差的第五器件(与DAC的模拟输出耦合)。第五器件可以包括诸如图2的感测电路210的电路***。为校准DAC，该***可以包括用于校准第二器件中的误差(例如，调节第二DAC单元504)的第六器件。第六器件可以包括诸如图2的控制电路206的电路***。
在图5中，第一相乘因数包括第二DAC单元的位权重w2与第一DAC单元的位权重w1之比。换言之，第四器件可以包括按第二DAC单元的权重和第一DAC单元的权重之比(例如，w2/w1)来标定测试信号以生成第一测试信号b1[k]的器件以及用于将测试信号逆反(例如，使用相乘因数-1)以生成第二测试信号b2[k]的器件。第一相乘因数的示范性的比值是w2/w1。第一相乘因数正确地标定测试信号d[k]以适应第一DAC单元502与第二DAC单元504之间的位权重差(即，w1≠w2)。第二相乘因数可以是-1，使得测试信号d[k]能够被逆反。一般而言，第一相乘因素或第二相乘因数具有负号。在图6中，第一相乘因数和第二相乘因数各自包括基于第一和第二噪声整形器的动态范围选定的系数A0。第一相乘因素可以是-A0(w2/w1)，并且第二相乘因素可以是A0。系数A0可被选择以使得测试中的DAC单元以最大数字增益工作。第一相乘因数相应地标定基准单元以适应两个DAC单元之间的位权重差。此外，系数A0能够被选择以接近噪声整形器的过负荷。
在一些情况下，噪声整形器可以因稳定性原因人对A0的值施以限制，例如，A0等于任意数字满标值会使得噪声整形器过负荷。需要选择A0接近数字噪声整形器(其是反馈***)的稳定性限值但是不在数字噪声整形器的稳定性限值之上。稳定性限值可取决于实际的输入信号。因为其是数字***且输入信号已知，所以可以确定A0。另一方面，噪声整形器还可以(在限值内)(稳定性)优化以接受尽可能大的输入信号。
在一些实施方案中，第一器件和第二器件具有不同的位权重(例如，w1≠w2)，并且第一两级输入d1[k]和第二两级输入d2[k]包括1位德尔塔-西格玛正弦波测试信号(如之前关于图3所描述的)。该实施例意在示例而不是限制本公开。
提取幅值误差
下面解释了使用德尔塔-西格玛调制正弦波作为两个DAC单元的测试输入信号的实施例(一个是基准DAC单元，另一个是测试中的DAC单元)，其可以具有相同的位权重或不同的位权重)。附图考察了DAC单元的模拟输出，以及当两个模拟输出组合时残留的残差信号。
图7图示出根据本公开的一些实施方案的从DAC的输出中提取幅值误差的方案。德尔塔Δ代表了幅值误差。在所示的方案中，能够看出与幅值误差相关联的误差能够在以下频率处观测到：
Figure GDA0002576300760000131
误差独立于单元权重、频率，并且误差能够与两级噪声整形器的信号电平A0相关。如之前所述，A0可以基于噪声整形器(及其限制)来设定。A1和A2是两个DAC单元的(逆)输出电平。
图8图示出根据本公开的一些实施方案用于从DAC的输出提取时序偏差的方案。TSKEW代表了时序偏差。在所示的方案中，能够看出，与时序偏差相关联的误差能够在以下频率处观测到：
Figure GDA0002576300760000141
误差取决于正弦曲线的频率f0。
图9图示出根据本公开的一些实施方案的从DAC的输出提取占空比误差的方案。TDUTY代表了占空比误差。在所示的方案中，能够看出，与占空比误差相关联的误差可以在以下频率处观测到：
Figure GDA0002576300760000142
误差取决于正弦曲线的频率的两倍2f0。
取决于实现方式，DAC的模拟输出(或者DAC单元的相应的输出，如果可适用)，在多个样本上被观测到。在一些实施方案中，能够基于诸如最小信噪比、与噪声整形器相关联的系数、接收器观测到的频率、感测ADC中的采样时钟抖动等来计算最小获取时间。感测电路非理想性会限制误差的检测。传感器噪声能够被平均(如果需要，在感测的同时仅仅不得不等待更长)。比如非线性失真的其它非理想性会在校准期间非可逆转地覆盖误差信号(即，带外噪声/信号内容与误差信号的位置的混合)并且使得检测不可能。这也主要取决于测试信号的性质，但是这些性质是已知并且能够可以考虑进去。
用于测量DAC的非理想性的方法
图10图示出根据本公开的一些实施方案的用于测量DAC的非理想性的方法。DAC具有多个DAC单元，其输出被求和以生成DAC的模拟输出(如图1-6所示)。在任务1002中，测试信号生成器生成对应于第一DAC单元的权重的第一测试信号以及对应于第二DAC单元的权重的第二测试信号(例如，图4-6的b1[k]，b2[k])。在任务1004中，噪声整形器或数字编码器将第一测试信号和第二测试信号分别编码成第一测试输入信号和第二测试输入信号(例如，图4-6中的d1[k]，d2[k])。在任务1006中，第一测试输入信号和第二测试输入信号(例如，图4-6中的d1[k]，d2[k])被作为输入提供给第一DAC单元和第二DAC单元。第一DAC单元和第二DAC单元将第一测试输入信号和第二测试输入信号分别转换成相应的模拟输出。模拟输出被求和或组合，这得到误差信号。在任务1008中，通过观测DAC的模拟输出来测量第二DAC单元相对于第一DAC单元的误差(即，在DAC的模拟输出中存在的误差信号)。
在一些实施方案中，生成第一测试信号和第二测试信号包括：将测试信号(例如，d[k])与第二DAC单元的权重与第一DAC单元的权重之比(例如，w2/w1)相乘以生成第一测试信号(例如，b1[k])并且将测试信号逆反(例如，将测试信号乘以-1)以生成第二测试信号(例如，b2[k])。一般而言，第一测试信号和第二测试信号(例如b1[k]，b2[k])是通过根据第一DAC单元的权重和第二DAC单元的权重(例如，w1和w2)对测试信号(例如，d[k])进行数字标定来生成的。
在一些实施方案中，将第一测试信号和第二测试信号编码包括将第一测试信号和第二测试信号编码为两级位流，这是DAC单元的输入信号的(唯一)可接受格式。在一些实施方案中，将第一测试信号和第二测试信号编码包括利用德尔塔-西格玛调制将第一测试信号和第二测试信号分别转换成第一测试输入信号和第二测试输入信号。德尔塔-西格玛调制(或者更一般地误差-反馈结构)是一个示例性的实施方案，可使用其它调制方案。
在一些实施方案中，将第一测试信号和第二测试信号编码可以包括：降低第一测试信号和第二测试信号的位深度以利用误差-反馈结构中的数字量化器来生成第一测试输入信号和第二测试输入信号。该编码方案实现了第一测试信号和第二测试信号的噪声整形。优选地，编码是通过具有期望的频率响应(例如，L(z)或误差反馈结构的适合的传递函数)的适当的数字预编码器执行以生成能够引出可测量残差信号的DAC单元的测试输入信号。测试输入信号在数字侧彼此完美地抵消。但是，一旦测试输入信号由DAC单元处理，则DAC的模拟非理想性导致DAC的模拟输出具有残差信号(不再完美地抵消)。
在一些实现方式中，校准方案包括观测第一DAC单元和第二DAC单元的相应的输出。在一些情况下，对DAC单元的全部输出求和的组合器会引入额外的误差。校准方案可以首先校准幅值误差，这不需要观测总的DAC的输出，并且能够通过观测基准DAC单元和测试中DAC单元的相应的输出来容易地检测幅值误差。在校准了幅值误差之后，校准方案可以通过观测总DAC的模拟输出来校准其它误差，例如时序偏差、占空比误差等。在一些情况下，这是必要的，因为幅值误差是频率无关的且以其它方式会掩盖动态误差。尤其在仅输出的幅值被在简单的优选实施方案中观测到的情况下这可能确实如此。如果感测接收器能够区分幅值和相位。例如，感测接收器可以是复(I+jQ)感测接收器(其可能已经在***可用)。在一些情况下，优选的是在提取其它误差之前提取幅值误差。
选择测试信号和测试输入信号
校准方案能够发生于前台(即，在DAC没有处理实际数据时的校准模式期间)。
在一些实施方案中，第一测试信号和第二测试信号各自包括正弦波。还可以使用其它波形，例如正弦波的组合(比如两音调)。例如，在频率上随时间变化的正弦波能够被使用。第一测试信号和第二测试信号可以包括正弦曲线和信号的组合。优选地，第一测试信号和第二测试信号可以在频率和幅值上变化以允许在校准方案中针对各种DAC单元(例如，不同位权重)和***(例如，不同的工作/时钟频率)工作的灵活性。在一些实施方案中，DAC单元的测试输入信号可以包括扩频噪声序列(例如，作为另一序列的逆的一个序列。扩频噪声序列还能够在数字域中通过在噪声整形之前乘以相乘因数来标定。
在一些情况下，DAC单元的测试输入信号被生成以便基本不妨碍模拟输出的感兴趣的频带内的信号内容。在一些情况下，利用正确的第一测试信号和第二测试信号，能够在后台中操作校准方案(即，提供测试输入信号以及观测在DAC正常工作期间DAC的输出＝同时DAC工作以将实际数据转换成模拟信号)。如果信号被选为不妨碍感兴趣频带中的信号内容或者影响DAC的正常输出，则后台校准是可能的。能够实现滤波器以滤除由校准方案引起的非期望的信号成分(例如，测试信号或测试输入信号)。扩频噪声序列将理想地仅导致DAC的输出处的“白噪声”；德尔塔-西格玛调制正弦波有益地具有相当窄的带内频率范围(但是可能具有大量带外噪声)。
与使用方波不同
先前的努力使用简单的方波模式，其不能提供德尔塔-西格玛模式的频率和幅值灵活性。方波仅在频率上变化(并且仅能够承担主采样时钟频率的整数比)，但是德尔塔-西格玛模式能够在频率和幅值上变化。使用2级噪声整形器意味着能够使用任何适合的信号。
本领域技术人员将意识到，使用方波模式作为DAC单元的测试输入信号不能标定而比较具有不同位权重的两个DAC单元(例如，比较单个最高有效位DAC单元(MSB)和中间有效位DAC单元(ISB)或最低有效位DAC单元(LSB))。方波仅能够比较两个相同权重的DAC单元，或者需要额外的虚假DAC单元来抵消测试信号。使用德尔塔-西格玛编码模式，校准能够发生在具有不同位权重的单元之间，来自不同段的单元之间、具有不同编码的单元之间。数字噪声整形器还意味着，测试输入信号的标定和精度能够数字地完美地完成。
本领域技术人员还应当理解，方波作为测试输入信号的灵敏度会受时钟尖刺限制，即使检测频率无尖刺，误差信号通常下转成DC，使得它们在观测模拟输出的接收器中需要高精度、低噪声、低偏差DC。作为测试输入信号的德尔塔-西格玛编码模式的灵敏度不受时钟尖刺限制(因为正弦波可以置于0与时钟频率的一半之间的任何地方)，并且在观测模拟输出的接收器中不需要高精度、低噪声、低偏差DC。
平均化的校准
在一些实施方案中，作为DAC单元输入的模式能够数字地产生以同时校准位单元的任何适当的组合(例如，在基准DAC单元与两个以上测试中的DAC单元之间的比较，在两个以上基准DAC单元与一个厕纸中的DAC单元之间的比较，或者在两个以上的基准DAC单元与两个以上的测试中的DAC单元之间的比较)以实现平均化的校准。为了清晰起见，本公开描述了一个基准DAC位单元与一个测试中的DAC位单元之间的比较。本公开可设想，实施方案能够扩展以执行上述的平均化校准(例如，原测试信号的标定将不同地执行以适应更多的基准DAC单元和/或更多的测试中DAC位单元)，同时实现抵消以在模拟输出处获得残差。
变型例和实现方式
注意，上文参考附图论述的活动能应用于涉及到校准DAC的DAC单元的任何集成电路。本文所描述的实施方案能够用于校准具有不同体系结构的DAC。优选地，实施方案能够应用于其对应于控制输入位线的独立的元件或单元直接在输出处求和的DAC，比如电流转向或电位并联电容器DAC(其实际上是大多数信号处理DAC)。比如电阻器串(精度应用)或流水线电容器DAC的其它体系结构在达到输出之前执行部分求和并且因此不适用该方法。DAC的性能，即在输出处的失真的度量，对于一些应用是重要的。本公开的校准方案提供了一种测量基准DAC单元与测试中的DAC单元之间的误差的灵活且有效的方式。在一些上下文中，本文论述的特征能够应用于医疗***、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频装备、电流感测、仪器(其可能高度精确)、电缆基础结构、军事(例如雷达)以及其它减少DAC输出处的失真对应用重要的***。
虽然本申请描述了两级位流，本领域技术人员应当意识到，三级位流能够用作具有不同电流单元体系结构的DAC单元的输入。一些电流单元体系结构可以具有三个可能的输出级-1、0、+1，并且因此要求三级输入流。按照与使用两级位流相同的方式，噪声整形后的三级位流能够用作该电流单元体系结构的输入。虽然误差输出可能不同(尤其是对于动态误差)，但是DC误差输出能够显示出非常相似的行为。三级位流可以具有位＝0/1，以及复位＝0/1，复位＝1覆写位并且代表第三状态。位流可以由三级噪声整形器基于相同类型的信号d1[k]和d2[k]来生成。
在DAC的输出处的感测路能够以多种方式实现。一个实施例是复(I+jQ)感测接收器。使用复感测接收器实现了误差信号的幅值和相位的观测。这将意味着，幅值校准不必在其它校准之前完成。注意的是，使用实接收器会意味着，幅值校准不得不在其它校准之前发生。复接收器还可以允许误差信号的其它性质(具有不同相位)更易于观测。
用于校准DAC单元的各个装置的部件可以包括执行本文所描述的功能的数字或电子电路***。在一些情况下，装置的一个或多个部分能够由专门配置为用于实施本文所描述的功能的处理器(例如，片上处理器、片上微处理器、片上数字信号处理器、片外处理器、片外微处理器、以及片外数字信号处理器)来提供。例如，处理器可以包括一个或多个专用组件，或者可以包括被配置为实施本文所描述的功能的可编程逻辑门。电路***能够在模拟域、数字域或者在混合信号域中工作。在一些实例中，处理器可被配置为通过实行存储在非暂态计算机介质上的一条或多条指令来实施本文所描述的功能。
在一个示例的实施方案中，图中所示的任意数量的电路能够实现在关联电子设备板上。该板可以是通用电路板，其能够保持电子设备的内部电子***的各种组件，并且进一步提供用于其它***设备的连接器。更具体地，该板能够提供电连接，通过该电连接***的其它组件能够进行电通信。任何适合的处理器(包含数字信号处理器、微处理器、支持芯片组等)、计算机可读非暂态存储器元件等可以基于特定的配置需要、处理需求、计算机设计而适当地与板耦合。其它组件，诸如外部存储设备、另外的传感器、用于音频/视频显示的控制器以及***设备可以作为***卡、经由电缆附接到板上，或者集成到板本身中。在各个实施方案中，本文所描述的功能可以仿真的形式实现为运行于在支持这些功能的结构中布置的一个或多个可配置(例如，可编程)元件内的软件或固件。提供仿真的软件或固件可设在包括允许处理器实施那些功能的指令的非暂态计算机可读存储介质上。
在另一示例性的实施方案中，图中所示的电路能够实现为独立模块(例如，具有配置为执行特定应用或功能的关联组件和电路***的设备)或者实现为电子设备的专用硬件的***模块。注意，本公开的特定实施方案可易于部分地或者整体地包含在片上***(SOC)封装中。SOC代表了将计算机或其它电子***的组件集成到单个芯片中的集成电路。其可以包含数字信号、模拟信号、混合信号，以及通常包含射频功能：全部可提供在单个芯片基板上。其它实施方案可包含多片模块(MCM)，多个单独的IC定位在单个电子封装内并且配置为彼此通过电子封装紧密地交互。在其它各实施方案中，校准功能可以实现在专用集成电路(ASIC)、现场可编程门阵列(FPGA)、和其它半导体芯片中的一个或多个硅核中。
值得注意的是，本文列出的规格、尺寸和关系仅为了示例以及仅为了教导的目的而提供(例如处理器、逻辑操作等的数量)。这些信息中可以大幅地改变，而不偏离本公开和/或随附权利要求书的精神。规格仅适用于非限制实施例，并且因此，它们应当这样解释。在前面的说明中，已经参考特定的处理器和/或组件布置描述了示例性的实施方案。可以对这些实施方案做出各种修改和改变，而不偏离本公开和/或权利要求的范围。因此，说明书和附图在示例性而不是限制的含义上考量。
注意，通过本文提供的若干实施例，根据两个、三个、四个、或更多的电子组件描述了相互作用。然而，这仅为了清晰且仅为了示例的目的而做出。应当理解，该***能够按任何适合的方式进行结合。沿着类似的设计替选项，图中的任何图示的组件、模块、和元件可以组合在各种可能的构造中，全部都明确在本说明书的宽泛范围内。在一些情况下，通过仅参考有限数量的电气元件，可能更容易描述给定流程集合的一个以上的功能。应当理解，图的电气电路及其教导易于进行缩放并且能够容纳大量的组件以及更加复杂/精细化的布置和配置。因此，提供的实施例不应限制范围或抑制可能应用于许多其它体系结构的电路的宽泛教导。
此外，注意的是，提到包含在“一个实施方案”、“示例性实施方案”、“实施方案”、“另一实施方案”、“一些实施方案”、“各实施方案”、“其它实施方案”、“可替代实施方案”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)旨在表示任何这样的特征包含在本公开的一个或多个实施方案内，但是可以或者可以不一定组合在同一实施方案中。
还值得注意的是，与校准有关的功能图示出可以在图中图示的***内或者由该***实行的可能的功能中的仅一些功能。这些操作中的一些操作可适当地删除或去除，或者这些步骤可被进行相当大的修改或改变，而不偏离本公开的范围。另外，这些操作的时序可以进行相当大的改动。已经为了实施例和论述的目的而提供了前面的操作流程。实质的灵活性由本文所描述的实施方案来提供，因为任何适合的布置、时间顺序、配置和时序机制可被提供，而不偏离本公开的教导。
本领域技术人员可以确定若干其它改变、替代、变型例、改动以及修改，并且意在本公开涵盖落入本公开的范围内的所有这样的改变、替代、变型例、改动以及修改。注意，上述装置的全部任选的特征也可以关于本文所描述的方法或过程来实现，并且实施例中的具体细节可用在一个或多个实施方案中的任何地方。
实施例
实施例1是用于测量具有多个DAC单元的数模转换器(DAC)的非理想性的方法，所述多个DAC单元的输出被求和以生成所述DAC的模拟输出，所述方法包括：生成对应于第一DAC单元的权重的第一测试信号以及对应于第二DAC单元的权重的第二测试信号；将所述第一测试信号和所述第二测试信号分别编码成第一测试输入信号和第二测试输入信号；将所述第一测试输入信号和所述第二测试输入信号提供给所述第一DAC单元和所述第二DAC单元；以及通过观察所述DAC的模拟输出或者所述第一DAC单元和所述第二DAC单元的相应的输出来测量所述第二DAC单元相对于所述第一DAC单元的误差。
在实施例2中，实施例1可进一步包括：生成所述第一测试信号和所述第二测试信号包括：将所述测试信号乘以所述第二DAC单元的权重与所述第一DAC单元的权重之比以生成所述第一测试信号；以及将所述测试信号逆反以生成所述第二测试信号。
在实施例3中，实施例1-2中的任一个可进一步包括：所述第一测试信号和所述第二测试信号是通过根据所述第一DAC单元的权重和所述第二DAC单元的权重对测试信号进行数字标定来生成的。
在实施例4中，实施例1-3中的任一个可进一步包括：将所述第一测试信号和所述第二测试信号编码包括：将所述第一测试信号和所述第二测试信号编码为两级位流。
在实施例5中，实施例1-4中的任一个可进一步包括：将所述第一测试信号和所述第二测试信号编码包括：利用德尔塔-西格玛调制分别将所述第一测试信号和所述第二测试信号转换成所述第一测试输入信号和所述第二测试输入信号。
在实施例6中，实施例1-5中的任一个可进一步包括：将所述第一测试信号和所述第二测试信号编码包括：降低所述第一测试信号和所述第二测试信号的位深度以生成所述第一测试输入信号和所述第二测试输入信号。
在实施例7中，实施例1-6中的任一个可进一步包括：所述第一测试信号和所述第二测试信号各自包括正弦波。
在实施例8中，实施例1-7中的任一个可进一步包括：所述误差包括幅值误差。
在实施例9中，实施例1-8中的任一个可进一步包括：所述误差包括时序偏差。
在实施例10中，实施例1-8中的任一个可进一步包括：所述误差包括占空比误差。
实施例11是用于测量具有多个DAC单元的数模转换器(DAC)的非理想性的***，所述多个DAC单元的输出被求和以生成所述DAC的模拟输出，所述***包括：测试信号生成器，其利用第一相乘因数对测试信号标定以及利用第二相乘因数对所述测试信号标定以分别生成第一测试信号和第二测试信号；第一噪声整形器，其处理所述第一测试信号且生成第一测试输入信号；第二噪声整形器，其处理所述第二测试信号且生成第二测试输入信号；其中所述第一测试输入信号和所述第二测试输入信号被作为输入提供给第一DAC单元和第二DAC单元；以及感测电路观测所述DAC的模拟输出且测量所述第二DAC单元相对于所述第一DAC单元的误差。
在实施例12中，实施例11可进一步包括：所述第一相乘因数包括所述第二DAC单元的位权重相对于所述第一DAC单元的位权重之比。
在实施例13中，实施例11或12中的任一个可进一步包括：所述第一相乘因数和所述第二相乘因数各自包括基于所述第一和第二噪声整形器的动态范围而选定的系数。
在实施例14中，实施例11-13中的任一个可进一步包括：所述第一相乘因数或所述第二相乘因数包括用于将所述测试信号或所述测试信号的标定变化形式逆反的负系数。
在实施例15中，实施例11-14中的任一个可进一步包括：所述第一噪声整形器和所述第二噪声整形器是德尔塔-西格玛编码器。
在实施例16中，实施例11-15中的任一个可进一步包括：所述测试信号包括正弦波。
实施例17是数模转换器(DAC)，包括：基于第一两级输入生成第一模拟输出的第一器件；基于第二两级输入来生成第二模拟输出的第二器件；将至少所述第一模拟输出和所述第二模拟输出组合以生成所述DAC的模拟输出的第三器件；基于测试信号来数字地生成所述第一两级输入和所述第二两级输入的第四器件；以及感测所述DAC的模拟输出中所述第二器件相对于所述第一器件的误差的第五器件。
在实施例18中，实施例17可进一步包括：用于校准所述第二器件中的误差的第六器件。
在实施例19中，实施例17-18中的任一个可进一步包括：通过所述第二DAC单元的权重与所述第一DAC单元的权重之比对所述测试信号标定以生成第一测试信号的器件；将所述测试信号逆反以生成第二测试信号的器件；以及将所述第一测试信号和所述第二测试信号分别编码为所述第一两级输入和所述第二两级输入的器件。
在实施例20中，实施例17-19中的任一个可进一步包括：所述第一器件和第二器件具有不同的位权重；以及所述第一两级输入和所述第二两级输入包括1位德尔塔-西格玛正弦波测试信号。

Claims (18)

1.一种用于测量数模转换器DAC的幅值或时序误差的方法，该DAC具有多个DAC位单元，所述多个DAC位单元的输出被求和以生成所述DAC的模拟输出，所述方法包括：
生成对应于所述DAC的第一DAC位单元的权重的第一测试信号以及对应于所述DAC的第二DAC位单元的权重的第二测试信号；
将所述第一测试信号和所述第二测试信号分别编码成第一测试输入信号和第二测试输入信号；
将所述第一测试输入信号和所述第二测试输入信号提供给所述第一DAC位单元和所述第二DAC位单元；以及
通过观察所述DAC的模拟输出或者所述第一DAC位单元和所述第二DAC位单元的相应的输出来测量所述第二DAC位单元相对于所述第一DAC位单元的幅值或时序误差。
2.如权利要求1所述的方法，其中生成所述第一测试信号和所述第二测试信号包括：
将测试信号乘以所述第二DAC位单元的权重与所述第一DAC位单元的权重之比以生成所述第一测试信号；以及
将所述测试信号逆反以生成所述第二测试信号。
3.如权利要求1所述的方法，其中所述第一测试信号和所述第二测试信号是通过根据所述第一DAC位单元的权重和所述第二DAC位单元的权重对测试信号进行数字缩放来生成的。
4.如权利要求1所述的方法，其中将所述第一测试信号和所述第二测试信号编码包括：
将所述第一测试信号和所述第二测试信号编码为两级位流。
5.如权利要求1所述的方法，其中将所述第一测试信号和所述第二测试信号编码包括：
利用德尔塔-西格玛调制分别将所述第一测试信号和所述第二测试信号转换成所述第一测试输入信号和所述第二测试输入信号。
6.如权利要求1所述的方法，其中将所述第一测试信号和所述第二测试信号编码包括：
降低所述第一测试信号和所述第二测试信号的位深度以生成所述第一测试输入信号和所述第二测试输入信号。
7.如权利要求1所述的方法，其中所述第一测试信号和所述第二测试信号各自包括正弦波。
8.如权利要求1所述的方法，其中所述时序误差包括时序偏斜或占空比误差。
9.一种用于测量数模转换器DAC的幅值或时序误差的***，该DAC具有多个DAC位单元，所述多个DAC位单元的输出被求和以生成所述DAC的模拟输出，所述***包括：
测试信号生成器，利用第一相乘因数对测试信号缩放以及利用第二相乘因数对所述测试信号缩放以分别生成第一测试信号和第二测试信号；
第一噪声整形器，处理所述第一测试信号且生成第一测试输入信号；
第二噪声整形器，处理所述第二测试信号且生成第二测试输入信号；以及
观察所述DAC的模拟输出以及测量第二DAC位单元相对于第一DAC位单元的误差的电路；
其中所述第一测试输入信号和所述第二测试输入信号被作为输入提供给所述DAC的第一DAC位单元和第二DAC位单元。
10.如权利要求9所述的***，其中所述第一相乘因数包括所述第二DAC位单元的位权重相对于所述第一DAC位单元的位权重之比。
11.如权利要求9所述的***，其中所述第一相乘因数和所述第二相乘因数各自包括基于所述第一噪声整形器和第二噪声整形器的动态范围而选定的系数。
12.如权利要求9所述的***，其中所述第一相乘因数或所述第二相乘因数包括用于将所述测试信号或所述测试信号的缩放版本逆反的负系数。
13.如权利要求9所述的***，其中所述第一噪声整形器和所述第二噪声整形器是德尔塔-西格玛编码器。
14.一种数模转换器DAC，包括：
基于第一两级输入来生成第一模拟输出的所述DAC的第一DAC位单元；
基于第二两级输入来生成第二模拟输出的所述DAC的第二DAC位单元；
基于测试信号来数字地生成所述第一两级输入和所述第二两级输入的器件；以及
感测至少由所述DAC的所述第一模拟输出和所述第二模拟输出生成的模拟输出中所述第二DAC位单元相对于所述第一DAC位单元的幅值或相位误差的器件。
15.如权利要求14所述的DAC，还包括：
用于校正所述第二DAC位单元中的幅值或相位误差的器件。
16.如权利要求14所述的DAC，其中用于数字地生成所述第一两级输入和所述第二两级输入的器件包括：
通过所述第二DAC位单元的权重与所述第一DAC位单元的权重之比对所述测试信号缩放以生成第一测试信号的器件；
将所述测试信号逆反以生成第二测试信号的器件；以及
将所述第一测试信号和所述第二测试信号分别编码为所述第一两级输入和所述第二两级输入的器件。
17.如权利要求14所述的DAC，进一步包括：
用于将至少所述第一模拟输出和所述第二模拟输出组合以生成所述DAC的模拟输出的器件；
其中：
所述第一DAC位单元和第二DAC位单元具有不同的位权重；以及
所述第一两级输入和所述第二两级输入包括1位德尔塔-西格玛正弦波测试信号。
18.一种用于测量数模转换器DAC的幅值或时序误差的方法，该DAC具有多个DAC位单元，所述多个DAC位单元的输出被求和以生成所述DAC的模拟输出，所述方法包括：
由所述DAC的第一DAC位单元接收第一测试输入信号；
由所述DAC的第二DAC位单元接收第二测试输入信号，其中基于所述第一DAC位单元的权重和所述第二DAC位单元的权重来编码和生成所述第一测试输入信号和所述第二测试输入信号；以及
基于所述第一DAC位单元的输出和所述第二DAC位单元的输出来测量所述第二DAC位单元相对于所述第一DAC位单元的幅值或时序误差。
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