CN107342767B - 判断锁相环锁定状态的方法和装置 - Google Patents
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Abstract
本发明实施例提供了一种判断锁相环锁定状态的方法和装置。该方法包括：检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲；判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态。本发明实施例采用数字检测技术，通过采样鉴相器输出的UP脉冲和DOWN脉冲，将UP脉冲和DOWN脉冲相减得到净脉冲，根据净脉冲的宽度来判断锁相环的锁定状态，并且通过提高锁相环的VCO频率，解决了数字窄脉冲精准检测难题。
Description
技术领域
本发明涉及锁相环技术领域，尤其涉及一种判断锁相环锁定状态的方法和装置。
背景技术
PLL(Phase-Locked Loop，锁相环)的作用是使得电路上的时钟和某一外部时钟的相位相同，锁相环是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。锁相环一般用于闭环跟踪电路，是无线电发射中使频率较为稳定的一种方法。
在锁相环的实际应用中，需要对锁相环进行锁定检测。目前，现有技术中的第一种锁相环的锁定检测方法为：模拟检测方法。该方法的实现原理是通过对PFD(Phasefrequency detector,鉴频鉴相器)输出的超前和滞后脉冲做XOR(exclusive，异或)操作，直接将得出的结果输出。由于XOR的结果有是一串高低的脉冲，所以需要外部电路作滤波处理才能得到一个电平值。
上述第一种锁相环的锁定检测方法的缺点为：这种检测方式设计起来比较麻烦，需要仔细的计算滤波电容，以及上拉和串接电阻，器件参数离散匹配困难。
现有技术中的第二种锁相环的锁定检测方法为：数字检测方法，该方法的实现原理是利用输入参考的分频信号与VCO(Voltage Controlled Oscillator，压控振荡器)反馈的分频信号，在PFD里鉴相的结果，通过连续结果时钟周期检测到鉴相的脉宽小于某值，作为锁定的有效判决规则。
上述第二种锁相环的锁定检测方法的缺点为：判决方式简单，判断的结果只有锁定和非锁定两种情况。存在参考时钟丢失不报失锁，无法检测鉴相器窄脉冲的问题。
发明内容
本发明的实施例提供了一种判断锁相环锁定状态的方法和装置，以实现有效地判定锁相环的锁定状态。
为了实现上述目的，本发明采取了如下技术方案。
第一方面，提供了一种判断锁相环锁定状态的方法，包括：
检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲；
判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态。
进一步地，所述检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲包括：
将锁相环的VCO频率提高设定倍数，用倍频后的VCO频率时钟按照设定的采样周期采样所述锁相环的鉴相器输出的UP脉冲和DOWN脉冲，通过减法器将采样得到的所述UP脉冲和所述DOWN脉冲相减得到净脉冲。
进一步地，所述方法还包括：
将倍频后的VCO频率通过输出分频器降频至目标频率，将所述目标频率作为所述锁相环的输出频率。
进一步地，所述的判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态，包括：
设置窄脉冲检测电路，该窄脉冲检测电路包括延迟器件DELAY CELL和与门器件，将所述净脉冲输入到所述窄脉冲检测电路，净脉冲先经过DELAY CELL，当净脉冲的宽度大于DELAY CELL的延迟时间时，与门与经过DELAY CELL后的信号均可以传递到与门器件的输入端，驱动与门器件输出逻辑高电平；当窄脉冲的宽度小于或者等于DELAY CELL的延迟时间时，DELAY CELL过滤掉窄脉冲，窄脉冲无法通过DELAY CELL到达与门输入端，与门器件输出逻辑低电平；
当在设定数量的采样周期内所述窄脉冲检测电路都输出逻辑低电平，则判定所述锁相环处于锁定状态。
进一步地，所述的判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态，包括：
使用高频VCO时钟量化所述净脉冲信号的宽度值，得到量化值，通过数字比较器比较所述量化值与锁定判决阈值，当在设定数量的采样周期内所述净脉冲信号的量化值小于锁定判决阈值，则判定所述锁相环处于锁定状态。
进一步地，所述窄脉冲检测电路的延迟时间包括1ns～1us。
进一步地，所述锁相环包括电荷泵锁相环。
第二方面，提供了一种判断锁相环锁定状态的装置，包括：检测模块，用于检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲；判断模块，用于判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态。
进一步地，所述检测模块将锁相环的VCO频率提高设定倍数，用倍频后的VCO频率时钟按照设定的采样周期采样所述锁相环的鉴相器输出的UP脉冲和DOWN脉冲，通过减法器将采样得到的所述UP脉冲和所述DOWN脉冲相减得到净脉冲。
进一步地，上述装置还包括：降频模块，用于将倍频后的VCO频率通过输出分频器降频至目标频率，将所述目标频率作为所述锁相环的输出频率。
第三方面，提供了一种非易失性计算机可读存储介质，所述非易失性计算机可读存储介质存储计算机指令，所述计算机指令用于使所述计算机执行第一方面所述的方法。
由上述本发明的实施例提供的技术方案可以看出，本发明实施例采用数字检测技术，通过采样鉴相器输出的UP脉冲和DOWN脉冲，将UP脉冲和DOWN脉冲相减得到净脉冲，根据净脉冲的宽度来判断锁相环的锁定状态，并且通过提高锁相环的VCO频率，解决了数字窄脉冲精准检测难题。
本发明附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种判断锁相环锁定状态的方法的处理流程图；
图2为本发明实施例提供的一种锁相环处于非锁定状态下时，锁相环的鉴相器输出非对称UP/DOWN脉冲示意图；
图3为本发明实施例提供的一种窄脉冲检测电路的结构示意图；
图4是根据本发明的实施例的一种判断锁相环锁定状态的装置的结构示意图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的任一单元和全部组合。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。
为便于对本发明实施例的理解，下面将结合附图以几个具体实施例为例做进一步的解释说明，且各个实施例并不构成对本发明实施例的限定。
本发明实施例采用数字检测技术，解决数字窄脉冲精准检测难题。
本发明实施例提供了一种判断锁相环锁定状态的方法的处理流程如图1所示，包括如下的处理步骤：
步骤S110、检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲。
电荷泵锁相环处于非锁定状态下，图2为本发明实施例提供的一种锁相环处于非锁定状态下时，锁相环的鉴相器输出非对称UP/DOWN脉冲示意图，图2中CKREF为锁相环输入基准时钟信号，CKFB为锁相环反馈至PFB输入端的时钟信号。如图2所示，锁相环的鉴相器输出非对称UP/DOWN脉冲。UP/DOWN脉冲相减后的净脉冲对环路滤波器充放电，驱动锁相环锁定到稳态频率。UP/DOWN信号是电荷泵锁相环特有的控制信号；因此本发明只是针对电荷泵锁相环。
当锁相环锁定后，输入的参考时钟同锁相环环路反馈时钟相位对齐。此时UP/DOWN为相同宽度的窄脉冲信号，二者相减抵消，净脉冲为零，环路达到理想的锁定状态。
从失锁到锁定过程中，闭环反馈环路驱动下，净脉冲的宽度逐步递减。由于实际电路非理想因素，比如leakage,charge injection等等本发明实施例认为，只要净脉冲宽度小于某个值，锁相环就处于锁定状态。
本发明实施例将锁相环的VCO频率提高设定倍数，用倍频后的VCO频率时钟按照设定的采样周期采样所述锁相环的鉴相器输出的UP脉冲和DOWN脉冲。
用VCO高频时钟去采样鉴相器输出的窄净脉冲，提高采样精度。比如，VCO倍频1000倍，VCO时钟采样鉴相器输出的脉冲，可以获得1/1000精度，使得很窄的脉冲也可以被检测到。该方法要求锁相环结构为高频VCO+输出分频器。然后，将倍频后的VCO频率通过输出分频器降频至目标频率，将所述目标频率作为所述锁相环的输出频率。
步骤S120、将所述UP脉冲和所述DOWN脉冲相减得到净脉冲。
通过数字减法器将采样得到的所述UP脉冲和所述DOWN脉冲的相减得到净脉冲，净脉冲的宽度为UP脉冲和所述DOWN脉冲的脉宽之差。
步骤S130、判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态。如果VCO倍频1000倍，检测精度1/1000，锁定状态判定阈值可以设定为2/1000。
图3为本发明实施例提供的一种窄脉冲检测电路的结构示意图，上述窄脉冲检测电路可以滤除很窄的脉冲。该窄脉冲检测电路包括延迟器件DELAY CELL和与门器件，将所述净脉冲输入到所述窄脉冲检测电路，净脉冲先经过DELAY CELL，当净脉冲的宽度大于DELAY CELL的延迟时间时，与门与经过DELAY CELL后的信号均可以传递到与门器件的输入端，驱动与门器件输出逻辑高电平。当窄脉冲的宽度小于或者等于DELAY CELL的延迟时间时，DELAY CELL会过滤掉窄脉冲，窄脉冲无法通过DELAY CELL到达与门输入端，与门器件输出逻辑低电平。
当在设定数量的采样周期内所述窄脉冲检测电路都输出逻辑低电平，则判定所述锁相环处于锁定状态。
上述窄脉冲检测电路的延迟时间可调，通常为1ns～1us，窄脉冲检测电路的精度可以做到很高。
本发明实施例还提供了另外一种窄脉冲检测电路，该电路使用高频VCO时钟量化净脉冲信号的宽度值，得到量化值。然后通过数字比较器比较该量化值与锁定判决阈值。当在设定数量的采样周期内所述净脉冲信号的量化值小于锁定判决阈值，则判定所述锁相环处于锁定状态。
本领域技术人员应能理解上述窄脉冲检测电路的结构类型仅为举例，其他现有的或今后可能出现的窄脉冲检测电路的结构类型如可适用于本发明实施例，也应包含在本发明保护范围以内，并在此以引用方式包含于此。
综上所述，本发明实施例采用数字检测技术，通过采样鉴相器输出的UP脉冲和DOWN脉冲，将UP脉冲和DOWN脉冲相减得到净脉冲，根据净脉冲的宽度来判断锁相环的锁定状态，并且通过提高锁相环的VCO频率，解决了数字窄脉冲精准检测难题。
本发明实施例通过设置窄脉冲检测电路，进一步提高了数字窄脉冲的检测精度，进一步提高了锁相环的锁定状态的判定准确性。
图4是根据本发明的实施例的一种判断锁相环锁定状态的装置400的结构示意图。装置400包括：检测模块110和判断模块120。
检测模块110用于检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲。判断模块120用于判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态。
进一步地，所述检测模块110将锁相环的VCO频率提高设定倍数，用倍频后的VCO频率时钟按照设定的采样周期采样所述锁相环的鉴相器输出的UP脉冲和DOWN脉冲，通过减法器将采样得到的所述UP脉冲和所述DOWN脉冲相减得到净脉冲。
进一步地，上述装置400还包括：降频模块430，用于将倍频后的VCO频率通过输出分频器降频至目标频率，将所述目标频率作为所述锁相环的输出频率。
本发明另一实施例提供了一种非易失性计算机可读存储介质，所述非易失性计算机可读存储介质存储计算机指令，所述计算机指令用于使所述计算机执行第一方面所述的方法。
本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置或***实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的装置及***实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (9)
1.一种判断锁相环锁定状态的方法，其特征在于，包括：
检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲；
判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态；
其中，所述的判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态，包括：设置窄脉冲检测电路，该窄脉冲检测电路包括延迟器件DELAY CELL和与门器件，将所述净脉冲输入到所述窄脉冲检测电路，净脉冲先经过DELAYCELL，当净脉冲的宽度大于DELAY CELL的延迟时间时，与门与经过DELAY CELL后的信号均可以传递到与门器件的输入端，驱动与门器件输出逻辑高电平；当窄脉冲的宽度小于或者等于DELAY CELL的延迟时间时，DELAY CELL过滤掉窄脉冲，窄脉冲无法通过DELAY CELL到达与门输入端，与门器件输出逻辑低电平；当在设定数量的采样周期内所述窄脉冲检测电路都输出逻辑低电平，则判定所述锁相环处于锁定状态。
2.根据权利要求1所述的方法，其特征在于，所述检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲包括：
将锁相环的VCO频率提高设定倍数，用倍频后的VCO频率时钟按照设定的采样周期采样所述锁相环的鉴相器输出的UP脉冲和DOWN脉冲，通过减法器将采样得到的所述UP脉冲和所述DOWN脉冲相减得到净脉冲。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
将倍频后的VCO频率通过输出分频器降频至目标频率，将所述目标频率作为所述锁相环的输出频率。
4.根据权利要求1或者2或者3所述的方法，其特征在于，所述的判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态，还包括：
使用高频VCO时钟量化所述净脉冲信号的宽度值，得到量化值，通过数字比较器比较所述量化值与锁定判决阈值，当在设定数量的采样周期内所述净脉冲信号的量化值小于锁定判决阈值，则判定所述锁相环处于锁定状态。
5.根据权利要求1所述的方法，其特征在于，所述窄脉冲检测电路的延迟时间包括1ns～1us。
6.根据权利要求1所述的方法，其特征在于，所述锁相环包括电荷泵锁相环。
7.一种判断锁相环锁定状态的装置，其特征在于，包括：
检测模块，用于检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲；
判断模块，用于判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态，其中，所述的判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态，包括：设置窄脉冲检测电路，该窄脉冲检测电路包括延迟器件DELAY CELL和与门器件，将所述净脉冲输入到所述窄脉冲检测电路，净脉冲先经过DELAY CELL，当净脉冲的宽度大于DELAY CELL的延迟时间时，与门与经过DELAYCELL后的信号均可以传递到与门器件的输入端，驱动与门器件输出逻辑高电平；当窄脉冲的宽度小于或者等于DELAY CELL的延迟时间时，DELAY CELL过滤掉窄脉冲，窄脉冲无法通过DELAY CELL到达与门输入端，与门器件输出逻辑低电平；当在设定数量的采样周期内所述窄脉冲检测电路都输出逻辑低电平，则判定所述锁相环处于锁定状态。
8.根据权利要求7所述的装置，其特征在于，所述检测模块将锁相环的VCO频率提高设定倍数，用倍频后的VCO频率时钟按照设定的采样周期采样所述锁相环的鉴相器输出的UP脉冲和DOWN脉冲，通过减法器将采样得到的所述UP脉冲和所述DOWN脉冲相减得到净脉冲。
9.根据权利要求8所述的装置，其特征在于，还包括：
降频模块，用于将倍频后的VCO频率通过输出分频器降频至目标频率，将所述目标频率作为所述锁相环的输出频率。
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