CN107332539B - 一种高速并行多路分数延时滤波器实现方法 - Google Patents

Abstract

本发明属于通信技术领域，涉及一种基于拉格朗日插值的高速并行多路分数延时滤波器实现技术。本发明使分数延时滤波器，可以应用在高速、并行多路的条件下，同时使用拉格朗日插值算法简化了求解滤波器系数的过程。本发明所提出的基于拉格朗日插值的高速并行多路分数延时滤波器实现技术，适合在FPGA、DSP等高速平台中实现，便于实际应用。

Description

一种高速并行多路分数延时滤波器实现方法

技术领域

本发明属于通信技术领域，涉及一种基于拉格朗日插值的高速并行多路分数延时滤波器实现技术。

背景技术

宽带波束形成技术的核心是控制信号在阵内的延时，以抵消来自不同方向的信号在空间的延时，使各阵元间的信号能够同相相加，从而获得波束指向和方向增益。模拟延迟线的成本高、体积庞大、功耗大、稳定性差，不利于实际应用，但是在数字域上实现延时补偿具有成本低、精度高、稳定性好等优点，有着良好的应用前景。在数字域上，实现采样周期整数倍的延时非常容易，对于实现采样周期分数倍延时的情况，我们通常利用分数延时滤波器对目标信号进行分数延时处理。在数字通讯***中，为了从接收信号中恢复出数据信号，在接收端必须要有一个与接收到的数字基带信号符号速率同步的时钟信号，我们通常也采用分数延时滤波器对符号速率进行同步处理。因此，在宽带波束形成技术和符号同步等技术中，如何在数字域上实现一种高速度、高精度、高稳定性的能够对目标信号进行分数延时补偿的滤波器是非常关键的环节。

目前，在数字域上实现分数延时最常用的分数延时滤波器是基于传统Farrow结构的分数延时滤波器，因为它的滤波器系数固定，使用时只需要更改延时参数Δ，而且设计出的滤波器性能较好。但是为了得到很高的精度，其滤波器的阶数和用于逼近滤波器系数的多项式的阶数要求较高。

传统Farrow分数延时滤波器的传递函数如下所示：

其中：a_nm为滤波器系数，p∈[-0.5,0.5]，M为用于逼近滤波器系数的多项式阶数，N为滤波器阶数，理想延时滤波器频率响应函数表示为：H_id(ω,p)＝e^-jωp。

使用传统Farrow分数延时滤波器实现方法，要实现一个N阶的Farrow分数延时滤波器，需要M×N个乘法器，当N和M取值很大时，传统Farrow分数延时滤波器结构非常消耗资源，传统Farrow分数延时滤波器结构如附图1所示。

除此之外，传统Farrow分数延时滤波器有个很大的缺陷，那就是它只能适用于单路(单路数据输入，单路数据输出)、低数据率的应用场景，如果前端ADC的采样率达到1GHz以上，那么按照传统Farrow分数延时滤波器的实现方法，就要求整个***的工作时钟也要在1GHz 以上，这在实际的FPGA和DSP应用中是不现实的。为了解决高数据率的问题，我们在前端 ADC采样后将1路数据分成L路传输，每路的数据率降为原来的

因此这也要求我们的分数延时滤波器要工作在高速、并行多路(多路数据同时输入，多路数据同时输出)的情况之下，在18位ADC，采样率为1GHz的条件下，传统串行单路分数延时滤波器与并行多路分数延时滤波器的工作模式对比如图2所示。

发明内容

本发明所要解决的，就是针对上述问题，提出一种可以适用于高速、并行多路应用场景的分数延时滤波器实现技术，并且使用拉格朗日插值算法简化了传统分数延时滤波器的滤波器系数求解方法。

本发明的技术方案是：一种基于拉格朗日插值算法的高速并行多路分数延时滤波器实现技术，其特征在于可以适用于高速、并行多路的应用场景，同时相比于传统分数延时滤波器的滤波器系数求解方法更为简单明了，实现流程包括以下步骤：

a.对目标信号进行采样得到x[n]。

b.假设要实现的基于拉格朗日插值的高速并行多路分数延时滤波器阶数为N，利用采样数据构造拉格朗日插值函数，具体如下：

b1.假设采样周期为T_s，选取最前面的连续N个采样点：

{(0,x[0])(T_s,x[T_s])…((N-1)T_s,x[(N-1)T_s])}；

b2.利用前N个采样点，构造分数延时量为△的拉格朗日插值函数：

其中：

t[n]＝{0T_s…(N-1)T_s}

t[m]＝{0T_s…(N-1)T_s}

x[n]＝{x[0]x[T_s]…x[(N-1)T_s]}

0＜△＜T_s

△是要补偿的分数延时量，为采样周期的分数倍。

c.计算基于拉格朗日插值的分数延时滤波器系数并构造横向滤波结构

c1.将公式1展开成如下形式：

其中，c_m[n]为公式1展开式中△⁰,△¹,△²…△^N-1的系数。

c2.将延时量△带入公式2中计算出分数延时滤波器系数：

c3.构造横向滤波结构：

其中，h[k]为计算出的分数延时滤波器系数，f[n]是对输入数据x[n]补偿了延时△的输出数据。

d.根据实际应用要求对输入数据x[n]、滤波器系数h[n]、延时补偿输出f[n]进行分路处理，并利用z变换推导出基于拉格朗日插值的高速并行多路分数延时滤波器的实际结构：

d1.对输入数据x[n]和滤波器系数h[n]进行z变换：

d2.得到f[n]的z变换表达式f[z]：

d3.根据实际要求对x[n]、h[n]、f[n]进行分路处理，并对分路后的数据进行z变换，假设需要并行L路输入，并行L路输出，则分路方法如下所示：

首先在时域上对x[n]、h[n]和f[n]进行分路：

对公式5进行z变换得到：

d4.利用z变换推导出基于拉格朗日插值的高速并行多路分数延时滤波器的实际结构：

将公式6带入到公式4中得到基于拉格朗日插值的高速并行多路分数延时滤波器结构z 变换域的表达式：

公式7的矩阵形式表示如下所示：

公式8中的F₀…F_L-1代表时域上的f₀[n]…f_L-1[n]，即并行L路输出子序列，X₀…X_L-1代表时域上的x₀[n]…x_L-1[n]，即并行L路输入子序列，H₀…H_L-1代表时域上的h₀[n]…h_L-1[n]，即滤波器系数子序列，公式8中的相乘即代表时域上的卷积，也就是输入子序列通过滤波器系数子序列，与之进行卷积运算，带有z^-L的乘积项代表的是卷积运算后的结果要在时域上延时L 个***时钟。根据公式8中各个矩阵元素的运算关系得到的滤波器结构就是我们所要实现的基于拉格朗日插值的高速并行多路分数延时滤波器结构。

e.当需要补偿的分数延时量△发生变化时，只需要把新的Δ'带入到公式3中计算出新的 h'[k]，不用改变结构，只需要改变滤波器系数，就可以得到延时补偿量为Δ'的基于拉格朗日插值的高速并行多路分数延时滤波器结构。

本发明的有益效果是：

解决了在高数据率的应用场景下，传统串行单路分数延时滤波器无法适用的问题，同时使用拉格朗日插值算法简化了传统分数延时滤波器求解滤波器系数的过程，很适合在FPGA和 DSP等平台中实现，便于实际应用。

附图说明

图1为传统Farrow分数延时滤波器结构图。

图2为传统串行单路分数延时滤波器与并行多路分数延时滤波器的工作模式对比图。

图3为本发明方法流程图。

图4为基于拉格朗日插值的并行4路8阶分数延时滤波器结构图。

图5为本发明在不同延时量的条件下对目标信号的分数延时补偿性能图。

具体实施方式

下面将结合实施例和附图，对本发明方法进行进一步说明。

实施例1

本发明在延时补偿量为0.5T_s、并行4路条件下应用的性能仿真。

实施例1的实现方法和具体流程如附图3所示。

考虑1个频率为f＝100MHz的单频余弦信号，假定接收端的ADC为18位，采样率fs＝1GHz，采样周期T_s＝1ns，采样点数为D＝1000。

因为采样后数据率很高(18bit×1GHz＝18Gbps)，如果使用传统的串行单路分数延时滤波器实现方法，则要求整个***要工作在1GHz的时钟频率下，这是不现实的，在FPGA和DSP 中都很难实现，所以传统的串行单路分数延时滤波器实现方法无法适用。因此我们采用本发明的实现方案，将采样数据分成并行4路传输，每一路的数据率为

整个***的工作时钟也只要求为

这是完全可以实现的。经过延时补偿后的输出也为并行4路数据，每路的数据率为4.5Gbps。

最后将经过本方案处理得到的补偿了分数延时0.5T_s的实际值数据序列与补偿了分数延时0.5T_s的理论值序列相比较，得到实际值和理论值的均方误差

其中ε_i＝ |e_i-g_i|，e_i为第i个采样点补偿了延时后的实际值，g_i为第i个采样点补偿了延时后的理论值，D为采样点数。理论值的计算方法是将需要补偿的延时量带入到信号模型中直接计算得到。

实施例1中基于拉格朗日插值的高速并行多路分数延时滤波器的性能用rms来衡量。

实施例1中基于拉格朗日插值的高速并行多路分数时延滤波器实现方法包括以下步骤：

(一)产生输入信号模型：

由下式产生输入信号x[n]＝{x[0]x[1]…x[(D-1)]}

(二)选定滤波器阶数为8阶(N＝8)，利用采样数据中最前面连续的8个采样点构造拉格朗日插值函数：

△是要补偿的分数延时量，为采样周期的分数倍。

其中：

t[n]＝{0T_s…7T_s}

t[m]＝{0T_s…7T_s}

x[n]＝{x[0]x[T_s]…x[7T_s]}

0＜△＜T_s

(三)计算基于拉格朗日插值的分数延时滤波器系数并构造横向滤波结构：

将公式9展开得到下式：

其中c_m[n]为公式7展开式中△⁰,△¹,△²…△⁷的系数。

将△＝0.5Ts带入到公式10中，计算出分数延时滤波器系数：

得到横向滤波结构：

h[n]共有8阶：{h[0]h[1]…h[7]}，f[n]是对输入数据x[n]补偿了延时0.5Ts的输出数据。

(四)对输入数据x[n]、滤波器系数h[n]、延时补偿输出f[n]进行分路处理，并利用z 变换推导出基于拉格朗日插值的高速并行4路分数延时滤波器的实际结构：

对输入数据x[n]和滤波器系数h[n]进行z变换：

得到f[n]的z变换表达式f(z)：

在时域上对x[n]、h[n]和f[n]进行分4路处理：

对公式12进行z变换得到：

把公式13带入到公式11中，得到基于拉格朗日插值的高速并行4路分数延时滤波器表达式和表达矩阵：

公式15中的F₀…F₃代表时域上的f₀[n]…f₃[n]，即并行4路输出子序列，X₀…X₃代表时域上的x₀[n]…x₃[n]，即并行4路输入子序列，H₀…H₃代表时域上的h₀[n]…h₃[n]，即滤波器系数子序列。公式15中的相乘即代表时域上的卷积，也就是输入子序列通过滤波器系数子序列，与之进行卷积运算。带有z^-4的乘积项代表的是卷积运算后的结果要在时域上延时4个***时钟。根据公式13中各个矩阵元素的运算关系得到的滤波器结构就是我们所要实现的基于拉格朗日插值的高速并行4路分数延时滤波器结构，如附图4所示，附图4中的z^-1表示的是在时域上延时1个***时钟，z^-4代表的是在时域上延时4个***时钟，三角形符号代表的是乘法运算。

(五)计算rms

仿真结果为：rms＝2.0152×10^-4，即本发明在目标信号频率为100MHz，采样率为1GHz，采样点数为1000的条件下，可以完成对目标信号进行并行4路，延时量为0.5Ts的延时补偿并且补偿效果效果很好。

实施例2

本发明在不同延时量的条件下对目标信号进行并行4路分数延时补偿的性能。

实施例2的方法如附图2所示，延时量Δ的取值为：Δ＝{0.1T_s 0.2T_s…0.9T_s}，其余仿真条件与实施例1相同，改变仿真条件后执行实施例1的步骤，并分别记录下每个延时量Δ取值所对应的的rms，即可得到附图5。

从附图5中可以看出，延时量为0.3T_s时延时补偿误差最大为2.4378×10^-4，延时量为 0.9T_s时补偿误差最小为3.1523×10^-5。总体而言本发明可以完成对目标信号进行并行4路，延时量为：Δ＝{0.1T_s 0.2T_s…0.9T_s}的延时补偿并且补偿效果很好。

Claims (1)

1.一种高速并行多路分数延时滤波器实现方法，其特征在于，包括如下步骤：

a.对目标信号进行采样得到x[n]；

b.假设要实现的基于拉格朗日插值的高速并行多路分数延时滤波器阶数为N，利用采样数据构造拉格朗日插值函数，具体如下：

b1.假设采样周期为T_s，选取最前面的连续N个采样点：

{(0,x[0]) (T_s,x[T_s]) … ((N-1)T_s,x[(N-1)T_s])}；

b2.利用前N个采样点，构造分数延时量为Δ的拉格朗日插值函数：

其中：

t[n]＝{0 T_s … (N-1)T_s}

t[m]＝{0 T_s … (N-1)T_s}

x[n]＝{x[0] x[T_s] … x[(N-1)T_s]}

0＜Δ＜T_s

Δ是要补偿的分数延时量，为采样周期的分数倍；

c.计算基于拉格朗日插值的分数延时滤波器系数并构造横向滤波结构，具体如下：

c1.将公式1展开成如下形式：

其中，c_m[n]为公式1展开式中Δ⁰,Δ¹,Δ²…Δ^N-1的系数；

c2.将延时量Δ带入公式2中计算出分数延时滤波器系数：

c3.构造横向滤波结构：

其中，h[k]为计算出的分数延时滤波器系数，f[n]是对输入数据x[n]补偿了延时Δ的输出数据；

d.根据实际应用要求对输入数据x[n]、滤波器系数h[n]、延时补偿输出f[n]进行分路处理，并利用z变换推导出基于拉格朗日插值的高速并行多路分数延时滤波器的实际结构：

d1.对输入数据x[n]和滤波器系数h[n]进行z变换：

d2.得到f[n]的z变换表达式f[z]：

d3.根据实际要求对x[n]、h[n]、f[n]进行分路处理，并对分路后的数据进行z变换，假设需要并行L路输入，并行L路输出，则分路方法如下所示：

首先在时域上对x[n]、h[n]和f[n]进行分路：

对公式5进行z变换得到：

d4.利用z变换推导出基于拉格朗日插值的高速并行多路分数延时滤波器的实际结构：

将公式6带入到公式4中得到基于拉格朗日插值的高速并行多路分数延时滤波器结构z变换域的表达式：

公式7的矩阵形式表示如下所示：

公式8中的F₀…F_L-1代表时域上的f₀[n]…f_L-1[n]，即并行L路输出子序列，X₀…X_L-1代表时域上的x₀[n]…x_L-1[n]，即并行L路输入子序列，H₀…H_L-1代表时域上的h₀[n]…h_L-1[n]，即滤波器系数子序列，公式8中的相乘即代表时域上的卷积，也就是输入子序列通过滤波器系数子序列，与之进行卷积运算，带有z^-L的乘积项代表的是卷积运算后的结果要在时域上延时L个***时钟，根据公式8中各个矩阵元素的运算关系得到的滤波器结构就是所要实现的基于拉格朗日插值的高速并行多路分数延时滤波器结构；

e.当需要补偿的分数延时量Δ发生变化时，将变化后的分数延时量记为Δ'，只需要把Δ'带入到公式3中计算出新的h'[k]，不用改变结构，只需要改变滤波器系数，就可以得到变化后的分数延时量为Δ'的基于拉格朗日插值的高速并行多路分数延时滤波器结构。

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