CN107275386A - 氮化镓半导体器件及其制备方法 - Google Patents

氮化镓半导体器件及其制备方法 Download PDF

Info

Publication number
CN107275386A
CN107275386A CN201710488981.2A CN201710488981A CN107275386A CN 107275386 A CN107275386 A CN 107275386A CN 201710488981 A CN201710488981 A CN 201710488981A CN 107275386 A CN107275386 A CN 107275386A
Authority
CN
China
Prior art keywords
gallium nitride
layer
compound medium
contact hole
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710488981.2A
Other languages
English (en)
Inventor
刘美华
林信南
刘岩军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Crystal Phase Technology Co Ltd
Original Assignee
Shenzhen Crystal Phase Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Crystal Phase Technology Co Ltd filed Critical Shenzhen Crystal Phase Technology Co Ltd
Priority to CN201710488981.2A priority Critical patent/CN107275386A/zh
Publication of CN107275386A publication Critical patent/CN107275386A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及半导体材料技术领域，提供一种氮化镓半导体器件包括：氮化镓外延层；以及，设置于所述氮化镓外延层上的复合介质层；设置于所述复合介质层上的源极、漏极和栅极，所述源极、漏极和栅极分别贯穿所述复合介质层与所述氮化镓外延层连接；设置于所述源极、漏极和栅极以及所述复合介质层上的绝缘层，所述绝缘层的材质为二氧化硅。本发明的氮化镓半导体器件不易出现击穿氮化铝镓层的现象，进而避免了出现氮化镓半导体器件的漏电以及击穿的问题，有效的保护了氮化镓半导体器件，增强了氮化镓半导体器件的可靠性。

Description

氮化镓半导体器件及其制备方法
技术领域
本发明涉及半导体工艺领域，尤其涉及一种氮化镓半导体器件及其制备方法。
背景技术
氮化镓具有大禁带宽度、高电子饱和速率、高击穿电场、较高热导率、耐腐蚀以及抗辐射性能等优点，从而可以采用氮化镓制作半导体材料，而得到氮化镓半导体器件。
现有技术中，氮化镓半导体器件的制备方法为：在氮化镓外延层的表面上形成氮化硅层，在氮化硅层上刻蚀出源极接触孔和漏极接触孔，源极接触孔和漏极接触孔内沉积金属，从而形成源极和漏极；再刻蚀氮化硅层以及氮化镓外延层中的氮化铝镓层，形成一个凹槽，在凹槽中沉积金属层，从而形成栅极；然后沉积二氧化硅层以及场板金属层，从而形成氮化镓半导体器件。
然而现有技术中，由于电场密度较大，从而会造成氮化镓半导体器件的漏电以及击穿的问题，进而会损坏氮化镓半导体器件，降低氮化镓半导体器件的可靠性。进一步地，氮化镓功率器件在反复高压测试后，器件的击穿电压会发生漂移，这种不稳定行为与电荷陷阱有关，对器件的可靠性会造成危害，应该被抑制。
发明内容
为解决上述问题，本发明提供一种氮化镓半导体器件，包括：氮化镓外延层；以及，
设置于所述氮化镓外延层上的复合介质层，所述复合介质层的材质为氮化硅和等离子体增强正硅酸乙脂；
设置于所述复合介质层上的源极、漏极和栅极，所述源极、漏极和栅极分别贯穿所述复合介质层与所述氮化镓外延层连接；其中，在所述栅极接触孔中的栅极呈倒置的梯形；
设置于所述源极、漏极和栅极以及所述复合介质层上的绝缘层，所述绝缘层的材质为二氧化硅；
还包括设置于所述绝缘层上的场板金属层，所述场板金属层贯穿所述绝缘层与所述源极连接。
还包括设置在所述复合介质层上的若干个浮空场板，所述浮空场板贯穿所述复合介质层与所述氮化镓外延层连接。
本发明还提供这种具有倒梯形栅极的氮化镓半导体器件的制备方法，提供一氮化镓外延层，其中，所述氮化镓外延层包括由下而上依次设置的硅衬底层、氮化镓层和氮化铝镓层；
在所述氮化镓外延层表面沉积氮化硅和等离子体增强正硅酸乙脂，形成复合介质层；
漏极接触孔的获得：刻蚀所述复合介质层以形成漏极接触孔，所述漏极接触孔贯穿所述复合介质层到达所述氮化铝镓层；在所述源极接触孔内、以及所述复合介质层的表面上，沉积第一金属，以获得漏极；
源极接触孔、浮空场板孔的获得：刻蚀所述复合介质层以形成源极接触孔、浮空场板孔，所述源极接触孔、浮空场板孔贯穿所述复合介质层到达所述氮化铝镓层；在所述源极接触孔、浮空场板孔内、以及所述复合介质层的表面上，沉积第一金属，以获得源极、浮空场板；
对所述第一金属进行光刻和刻蚀，形成欧姆接触电极窗口；此时获得第一组件；
对所述第一组件进行高温退火处理，以使得容置在所述源极接触孔和所述漏极接触孔内的所述第一金属形成合金并与所述氮化铝镓层进行反应；
栅极接触孔的获得：通过所述欧姆接触电极窗口，对所述复合介质层和所述氮化铝镓层进行干法刻蚀，形成倒梯形的栅极接触孔，其中，所述栅极接触孔的底部与所述氮化铝镓层的底部之间具有预设距离；
在所述栅极接触孔和所述栅极接触孔的外边缘沉积第二金属件，以获得栅极，此时获得第二组件；
在所述第二组件的表面沉积一层绝缘层；
在所述绝缘层上进行干法刻蚀，以形成开孔，所述开孔与所述源极接触孔对应；
在所述开孔以及所述绝缘层上沉积场板金属层，所述场板金属层的投影至少
覆盖所述开孔、以及从所述源极接触孔至所述栅极接触孔之间的区域。
有益效果：
本发明通过在氮化镓外延层的表面的复合介质层应用了多种新颖材料，还通过沉积第一金属在进行高温退火处理，以通过相互接触的刻蚀后的第一金属与氮化铝镓层进行反应之后形成合金，以降低刻蚀后的第一金属与氮化铝镓层的接触电阻；
本发明使得复合介质层与氮化铝镓层中间的接触面上不易漏电，并且，氮化铝镓层的场强峰值较高，不易出现击穿氮化铝镓层的现象，进而避免了出现氮化镓半导体器件的漏电以及击穿的问题，有效的保护了氮化镓半导体器件，增强了氮化镓半导体器件的可靠性。
本实施例结合浮空场板，扩展了功率器件的耗尽区，减小了主肖特基结的电场强度，从而改善器件耐压。从而有效的保护了氮化镓半导体器件，增强了氮化镓半导体器件的可靠性。
附图说明
图1a为本发明实施例的氮化镓半导体器件的结构示意图。
图1b为本发明实施例的氮化镓半导体器件的第一金属结构示意图。
图1c为本发明实施例的氮化镓半导体器件的栅极结构示意图。
图1d为本发明实施例的氮化镓半导体器件的栅极另一结构示意图。
图1e为本发明实施例的氮化镓半导体器件的栅极又一结构示意图。
图1f为本发明实施例的氮化镓半导体器件的制备流程示意图。
图2a为本发明另一实施例的氮化镓半导体器件的结构示意图。
图2b为本发明另一实施例的氮化镓半导体器件的制备流程示意图。
图3a为本发明又一实施例的氮化镓半导体器件的结构示意图。
图3b为本发明又一实施例的氮化镓半导体器件的栅极结构示意图。
图3c为本发明又一实施例的氮化镓半导体器件的栅极结构示意图。
图3d为本发明又一实施例的氮化镓半导体器件的栅极结构示意图。
图3e为本发明又一实施例的氮化镓半导体器件的制备流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1a所示，本发明实施例提供一种氮化镓半导体器件，其从下至上包括：氮化镓外延层110、复合介质层120、源极131和漏极132、栅极133、绝缘层140、场板金属层150。
其中，氮化镓外延层110由硅(Si)衬底112、氮化镓(GaN)层113和氮化铝镓(AlGaN)层114构成，其中，硅衬底112、氮化镓层113和氮化铝镓层114由下而上依次设置。
复合介质层120设置于所述氮化镓外延层110上；本实施例的所述复合介质层120材质可例如为氮化硅和等离子体增强正硅酸乙脂(PETEOS)。该氮化硅和等离子体增强正硅酸乙脂属于一种高介电常数(high-k)介质。
源极131、漏极132和栅极133设置于所述复合介质层120上。具体地，源极131、漏极132和栅极133外形像“钉子”般一部分***至所述复合介质层 120中，所述源极131、漏极132和栅极133分别贯穿所述复合介质层120与所述氮化镓外延层110连接；而一部分突出于所述复合介质层120顶部。所述源极131和/或漏极132由第一金属组成；所述第一金属(参见图1b)从下至上依次包括：第一钛金属层134、铝金属层135、第二钛金属层136和氮化钛层137。其中，所述第一钛金属层134的厚度为200埃，所述铝金属层135的厚度为1200 埃，所述第二钛金属层136的厚度为200埃，所述氮化钛层137的厚度为200 埃。采用第一金属材质形成的源极131、漏极132，能够在器件高温退火过程中与所述氮化镓外延层110中的氮化镓铝层114发生反应，生成合金，从而使得源极131、漏极132与氮化铝镓层的接触面的接触良好，可以有效的降低源极 131、漏极132与氮化铝镓层的接触电阻；避免出现氮化镓半导体器件的漏电以及软击穿的问题。
优选地，所述栅极133往下延伸入所述氮化铝镓层114中，所述栅极133 底端到所述氮化铝镓层114底部的距离H优选为整个所述氮化铝镓层114的一半。栅极133由第二金属组成，所述第二金属为Ni、Au合金。
优选地，所述栅极133具有特别的构型。结合图1c、图1d和图1e所示，本实施例的栅极133还可以有多种变形。按照氮化镓半导体器件从下至上的观察顺序看，栅极133的横向宽度逐渐增加，呈现一“倒置梯形”。进一步地，栅极133的“倒置梯形”的部分可以是从栅极接触孔123中便呈现从下至上均匀变宽的形状(如图1c所示)，在高出复合介质层120处具有凸出部133a则突然增加宽度使得完全覆盖栅极接触孔123；或可以是在氮化铝镓层114中的栅极133部分仍保持矩形构造，在氮化铝镓层114以上至栅极接触孔114顶部的部分则从下至上均匀变宽(如图1d所示)；还可以是构成可以从栅极接触孔123 中便呈现从下至上均匀变宽的形状(如图1e所示)，在高出复合介质层120凸出部133a则宽度保持不变，只增加厚度。
绝缘层140设置于漏极132、栅极133和一部分源极131上方，以及裸露出来的全部复合介质层120上，所述绝缘层140的材质为二氧化硅。其中，绝缘层140在整个器件的表面进行均匀沉积，各处沉淀的厚度相同。由于源极131、漏极132、栅极133的存在，从而在源极131与栅极133之间的绝缘层140、在栅极133与漏极132之间的绝缘层140是向下凹陷的，可利用磨平工艺使之平整。
还可例如包括有场板金属层150，其设置于所述绝缘层140上。所述场板金属层150贯穿所述绝缘层140与所述源极131连接。优选地，所述场板金属层 150的材质为铝硅铜金属层。
上述氮化镓半导体器件中的栅极133的截面有别于现有栅极的“T型”结构，而是呈现上宽下窄的倒置“梯形”构造，抑制栅极边缘的高电场，有效地保证了氮化镓高压器件稳定的阻断特性，使器件在经过反复高压后，依旧能保持良好的可靠性。
本发明还提供上述氮化镓半导体器件的制备方法。如图1f所示，具体步骤包括：
步骤101：在硅衬底112上依次沉积氮化镓层113和氮化铝镓层114，形成氮化镓外延层110。氮化镓是第三代宽禁带半导体材料，具有大禁带宽度、高电子饱和速率、高击穿电场、较高热导率、耐腐蚀和抗辐射性能等特性、并且在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，从而是研究短波光电子器件和高压高频率大功率器件的最佳材料；其中，大禁带宽度为3.4 电子伏特，高电子饱和速率为2e7厘米每秒，高击穿电场为1e10～-3e10伏特每厘米。
然后可以采用等离子体增强化学气相电积方法，在氮化镓外延层110的表面上沉积一层氮化硅和等离子体增强正硅酸乙脂(PETEOS)，形成复合介质层120。其中，氮化硅和等离子体增强正硅酸乙脂的厚度例如可为2000埃。
步骤102，对所述复合介质层120进行干法刻蚀，形成相对设置的源极接触孔21和漏极接触孔122。
为了使得所述源极接触孔121、漏极接触孔122清洁少杂质，还包括除杂步骤。具体的，在对复合介质层120进行干法刻蚀之后，可以先采用“DHF(稀的氢氟酸)+化学清洗剂SC-1+化学清洗剂SC-2”的方法，例如，可以先采用稀释后的氢氟酸溶液处理器件，然后采用过氧化氢与氢氧化氨的碱性混合溶液处理器件，再采用过氧化氢与氯化氢的酸性混合溶液处理器件，进而可以去除整个器件的表面上的杂质物。
步骤103，在本实施例中，在源极接触孔121和漏极接触孔122内、以及复合介质层120的表面上沉积第一金属121。
具体地，可以采用磁控溅射镀膜工艺，在源极接触孔和漏极接触孔内、以及复合介质层的表面上，依次沉积第一钛金属层、铝金属层、第二钛金属层和氮化钛层，以形成第一金属；其中，第一钛金属层的厚度可例如为200埃，铝金属层的厚度可例如为1200埃，第二钛金属层的厚度可例如为200埃，氮化钛层的厚度可例如为200埃。
对第一金属进行光刻和刻蚀，形成欧姆接触电极窗口119。
对第一金属进行光刻和刻蚀，其中光刻的程序包括了涂胶、曝光和显影，从而可以形成一个欧姆接触电极窗口119；透过欧姆接触电极窗口119，可以看到复合介质层120的部分表面。如此，源极接触孔121上的第一金属构成了器件的源极131，漏极接触孔122上的第一金属构成了器件的漏极132。此时，为了能清楚表达本发明过程，命名此时获得的器件为第一组件。
步骤104，对整个第一组件进行高温退火处理，以通过相互接触的刻蚀后的第一金属与氮化铝镓层114进行反应之后形成合金。
在本实施例中，具体的，在反应炉中通入氮气气体，在840～850℃的环境下对整个第一组件进行30秒的高温退火处理，从而刻蚀后的第一金属会成为合金，并且相互接触的刻蚀后的第一金属与氮化铝镓层114进行反应之后也可以在其接触面上也形成合金，从而可以降低第一金属与氮化铝镓层114之间的接触电阻。即，降低源极131、漏极132与氮化铝镓层14之间的接触电阻。
步骤105，通过欧姆接触电极窗口119，对复合介质层120和氮化铝镓层114 进行干法刻蚀，形成栅极接触孔123，其中，栅极接触孔123的底部与氮化铝镓层114的底部具有预设距离。
在本实施例中，采用干法刻蚀的方法，通过欧姆接触电极窗口119，对复合介质层120以及部分的氮化铝镓层114，进行干法刻蚀，进而在第一器件上形成一个栅极接触孔123。其中，栅极接触孔123完全的穿透了复合介质层120，并穿过部分的氮化铝镓层114，使得栅极接触孔123的底部与氮化铝镓层114的底部的距离H优选为氮化铝镓层114的一半。进一步地，刻蚀时使得栅极接触孔 123呈现一上宽下窄的、倒置的梯形。在本实施例中，形成一个栅极接触孔123 之后，栅极接触孔123内会存在杂质、颗粒以及离子等杂质物，从而可以采用盐酸溶液清洗栅极接触孔120，将栅极接触孔120内的杂质物去除掉。
本实施例通过在对复合介质层120进行干法刻蚀之后，采用DHF+SC1+SC2 的方法去除器件上的杂质物；并形成栅极接触孔123之后，采用盐酸溶液将栅极接触孔123内的杂质物去除掉。从而可以有效的保证了复合介质层的表面以及栅极接触孔123内的清洁，进而保证了氮化镓半导体器件的性能。
步骤106、在本实施例中，具体的，采用磁控溅射镀膜工艺，在栅极接触孔 123和栅极接触孔123的外边缘沉积Ni/Au作为第二金属，金属厚度为 0.01～0.04μm/0.08～0.4μm；从而构成了栅极133。此时，为了更清楚表达本发明内容，命名此时获得的器件为第二组件。
步骤107，在整个第二组件的表面沉积一层绝缘层140。
在本实施例中，具体的，在整个第二组件的表面沉积一层二氧化硅(SiO2)，厚度可例如为5000埃，形成二氧化硅层作为一层绝缘层140。其中，二氧化硅在整个器件的表面进行均匀沉积，各处厚度相同，由于源极131、漏极132和栅极133的存在，从而在源极131与栅极133之间的绝缘层140、在栅极133与漏极132之间的绝缘层140是向下凹陷的，可利用磨平工艺使之平整。
步骤108，对源极接触孔131上方的绝缘层140进行干法刻蚀之后，形成开孔141。所述栅极33具有凸出于所述栅极接触孔123外的凸出部133a，所述开孔141的宽度小于所述凸出部133a的宽度。
步骤109，在开孔141内、以及从源极接触孔131延伸至栅极接触孔123 上方的绝缘层140上沉积场板金属150，形成场板金属层150。
在本实施例中，具体的，可以采用磁控溅射镀膜工艺，在开孔141内、以及从源极接触孔121的外边缘的第一金属直至栅极接触孔123的外边缘的第一金属上方的复合介质层120上沉积场板金属，厚度可例如为10000埃，从而形成场板金属层150。场板金属层150的厚度是均匀的，场板金属层150在开孔 141的位置处、以及源极接触孔121与栅极接触孔123之间的位置处的是向下凹陷的，通过在后续步骤的磨平工艺可使之平整。
本实施例通过在氮化镓外延基底的表面上沉积复合介质层代替现有的氧化硅层作为复合介质层；再利用高温退火处理工艺，使源极、漏极与氮化镓外延层中的氮化铝镓层进行反应之后形成合金，从而使得源极、漏极与氮化铝镓层的接触面的接触良好，可以有效的降低源极、漏极与氮化铝镓层的接触电阻；避免出现氮化镓半导体器件的漏电以及软击穿的问题。进一步地，形成的场板金属层，使复合介质层与氮化铝镓层中间的接触面上不易漏电，并且，氮化铝镓层的场强峰值较高，不易出现击穿氮化铝镓层的现象，进而避免了出现氮化镓半导体器件的漏电以及击穿的问题，有效的保护了氮化镓半导体器件，增强了氮化镓半导体器件的可靠性。本实施例获得的氮化镓半导体器件可应用于电力电子元件、滤波器、无线电通信元件等技术领域中，具有良好的应用前景。
如图2a所示，本发明实施例提供一种氮化镓半导体器件，其从下至上包括：氮化镓外延层610、复合介质层620、源极631和漏极632、栅极633、绝缘层 640、场板金属层650。
其中，氮化镓外延层610由硅(Si)衬底612、氮化镓(GaN)层613和氮化铝镓(AlGaN)层614构成，其中，硅衬底612、氮化镓层613和氮化铝镓层614由下而上依次设置。
复合介质层620设置于所述氮化镓外延层610上；本实施例的所述复合介质层620材质可例如为氮化硅和等离子体增强正硅酸乙脂(PETEOS)。该氮化硅和等离子体增强正硅酸乙脂属于一种高介电常数(high-k)介质。
源极631、漏极632和栅极633设置于所述复合介质层620上。具体地，源极631、漏极632和栅极633外形像“钉子”般一部分***至所述复合介质层620中，所述源极631、漏极632和栅极633分别贯穿所述复合介质层620与所述氮化镓外延层610连接；而一部分突出于所述复合介质层620顶部。所述源极631和/或漏极632由第一金属组成与上述实施例所示。采用第一金属材质形成的源极631、漏极632，能够在器件高温退火过程中与所述氮化镓外延层610 中的氮化镓铝层614发生反应，生成合金，从而使得源极631、漏极632与氮化铝镓层的接触面的接触良好，可以有效的降低源极631、漏极632与氮化铝镓层的接触电阻；避免出现氮化镓半导体器件的漏电以及软击穿的问题。
优选地，所述栅极633往下延伸入所述氮化铝镓层614中、并直达到所述氮化铝镓层614底部，获得一“穿透型栅极”。栅极633由第二金属组成，所述第二金属为Ni、Au合金。
绝缘层640设置于漏极632、栅极633和一部分源极631上方，以及裸露出来的全部复合介质层620上，所述绝缘层640的材质为二氧化硅。其中，绝缘层640在整个器件的表面进行均匀沉积，各处沉淀的厚度相同。由于源极631、漏极632、栅极633的存在，从而在源极631与栅极633之间的绝缘层640、在栅极633与漏极632之间的绝缘层640是向下凹陷的，可利用磨平工艺使之平整。
还可例如包括有场板金属层650，其设置于所述绝缘层640上。所述场板金属层650贯穿所述绝缘层640与所述源极631连接。优选地，所述场板金属层650的材质为铝硅铜金属层。
上述氮化镓半导体器件中的栅极633穿透整个氮化铝镓层到达氮化镓层，能抑制栅极边缘的高电场，有效地保证了氮化镓高压器件稳定的阻断特性，使器件在经过反复高压后，依旧能保持良好的可靠性。
本发明还提供上述氮化镓半导体器件的制备方法。如图2b所示，具体步骤包括：
步骤601：在硅衬底612上依次沉积氮化镓层613和氮化铝镓层614，形成氮化镓外延层610。氮化镓是第三代宽禁带半导体材料，具有大禁带宽度、高电子饱和速率、高击穿电场、较高热导率、耐腐蚀和抗辐射性能等特性、并且在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，从而是研究短波光电子器件和高压高频率大功率器件的最佳材料；其中，大禁带宽度为3.4 电子伏特，高电子饱和速率为2e7厘米每秒，高击穿电场为1e10～-3e10伏特每厘米。
然后可以采用等离子体增强化学气相电积方法，在氮化镓外延层610的表面上沉积一层氮化硅和等离子体增强正硅酸乙脂(PETEOS)，形成复合介质层620。其中，氮化硅和等离子体增强正硅酸乙脂的厚度例如可为2000埃。
步骤602，对所述复合介质层620进行干法刻蚀，形成相对设置的源极接触孔21和漏极接触孔622。
为了使得所述源极接触孔621、漏极接触孔622清洁少杂质，还包括除杂步骤。具体的，在对复合介质层620进行干法刻蚀之后，可以先采用“DHF(稀的氢氟酸)+化学清洗剂SC-1+化学清洗剂SC-2”的方法，例如，可以先采用稀释后的氢氟酸溶液处理器件，然后采用过氧化氢与氢氧化氨的碱性混合溶液处理器件，再采用过氧化氢与氯化氢的酸性混合溶液处理器件，进而可以去除整个器件的表面上的杂质物。
步骤603，在本实施例中，在源极接触孔621和漏极接触孔622内、以及复合介质层620的表面上沉积第一金属621。
具体地，可以采用磁控溅射镀膜工艺，在源极接触孔和漏极接触孔内、以及复合介质层的表面上，依次沉积第一钛金属层、铝金属层、第二钛金属层和氮化钛层，以形成第一金属；其中，第一钛金属层的厚度可例如为200埃，铝金属层的厚度可例如为6200埃，第二钛金属层的厚度可例如为200埃，氮化钛层的厚度可例如为200埃。
对第一金属进行光刻和刻蚀，形成欧姆接触电极窗口619。
对第一金属进行光刻和刻蚀，其中光刻的程序包括了涂胶、曝光和显影，从而可以形成一个欧姆接触电极窗口619；透过欧姆接触电极窗口619，可以看到复合介质层620的部分表面。如此，源极接触孔621上的第一金属构成了器件的源极631，漏极接触孔622上的第一金属构成了器件的漏极632。此时，为了能清楚表达本发明过程，命名此时获得的器件为第一组件。
步骤604，对整个第一组件进行高温退火处理，以通过相互接触的刻蚀后的第一金属与氮化铝镓层614进行反应之后形成合金。
在本实施例中，具体的，在反应炉中通入氮气气体，在840～850℃的环境下对整个第一组件进行30秒的高温退火处理，从而刻蚀后的第一金属会成为合金，并且相互接触的刻蚀后的第一金属与氮化铝镓层614进行反应之后也可以在其接触面上也形成合金，从而可以降低第一金属与氮化铝镓层614之间的接触电阻。即，降低源极631、漏极632与氮化铝镓层14之间的接触电阻。
步骤605，通过欧姆接触电极窗口619，对复合介质层620和氮化铝镓层614 进行干法刻蚀，形成栅极接触孔623，其中，栅极接触孔623的底部与氮化铝镓层614的底部具有预设距离。
在本实施例中，采用干法刻蚀的方法，通过欧姆接触电极窗口619，对复合介质层620以及部分的氮化铝镓层614，进行干法刻蚀，进而在第一器件上形成一个栅极接触孔623。其中，栅极接触孔623完全的穿透了复合介质层620，并穿过部分的氮化铝镓层614，使得栅极接触孔623的底部与氮化铝镓层614的底部的距离H优选为氮化铝镓层614的一半。
在本实施例中，形成一个栅极接触孔623之后，栅极接触孔623内会存在杂质、颗粒以及离子等杂质物，从而可以采用盐酸溶液清洗栅极接触孔620，将栅极接触孔620内的杂质物去除掉。
本实施例通过在对复合介质层620进行干法刻蚀之后，采用DHF+SC1+SC2 的方法去除器件上的杂质物；并形成栅极接触孔623之后，采用盐酸溶液将栅极接触孔623内的杂质物去除掉。从而可以有效的保证了复合介质层的表面以及栅极接触孔623内的清洁，进而保证了氮化镓半导体器件的性能。
步骤606、在本实施例中，具体的，采用磁控溅射镀膜工艺，在栅极接触孔 623和栅极接触孔623的外边缘沉积Ni/Au作为第二金属，金属厚度为 0.01～0.04μm/0.08～0.4μm；从而构成了栅极633。此时，为了更清楚表达本发明内容，命名此时获得的器件为第二组件。
步骤607，在整个第二组件的表面沉积一层绝缘层640。
在本实施例中，具体的，在整个第二组件的表面沉积一层二氧化硅(SiO2)，厚度可例如为5000埃，形成二氧化硅层作为一层绝缘层640。其中，二氧化硅在整个器件的表面进行均匀沉积，各处厚度相同，由于源极631、漏极632和栅极633的存在，从而在源极631与栅极633之间的绝缘层640、在栅极633与漏极632之间的绝缘层640是向下凹陷的，可利用磨平工艺使之平整。
步骤608，对源极接触孔631上方的绝缘层640进行干法刻蚀之后，形成开孔641。所述栅极33具有凸出于所述栅极接触孔623外的凸出部633a，所述开孔641的宽度小于所述凸出部633a的宽度。
步骤609，在开孔641内、以及从源极接触孔631延伸至栅极接触孔623 上方的绝缘层640上沉积场板金属650，形成场板金属层650。
在本实施例中，具体的，可以采用磁控溅射镀膜工艺，在开孔641内、以及从源极接触孔621的外边缘的第一金属直至栅极接触孔623的外边缘的第一金属上方的复合介质层620上沉积场板金属，厚度可例如为10000埃，从而形成场板金属层650。场板金属层650的厚度是均匀的，场板金属层650在开孔 641的位置处、以及源极接触孔621与栅极接触孔623之间的位置处的是向下凹陷的，通过在后续步骤的磨平工艺可使之平整。
本实施例通过在氮化镓外延基底的表面上沉积复合介质层代替现有的氧化硅层作为复合介质层；再利用高温退火处理工艺，使源极、漏极与氮化镓外延层中的氮化铝镓层进行反应之后形成合金，从而使得源极、漏极与氮化铝镓层的接触面的接触良好，可以有效的降低源极、漏极与氮化铝镓层的接触电阻；避免出现氮化镓半导体器件的漏电以及软击穿的问题。进一步地，优化栅极的结构使得栅极穿透整个氮化铝镓层，与CMOS工艺线兼容，调整电场分布，以此来改善器件的耐压。本实施例获得的氮化镓半导体器件可应用于电力电子元件、滤波器、无线电通信元件等技术领域中，具有良好的应用前景。
如图3a所示，本发明实施例提供一种氮化镓半导体器件，其从下至上包括：氮化镓外延层710、复合介质层720、源极731和漏极732、栅极733、浮空板 729、绝缘层740、场板金属层750。
其中，氮化镓外延层710由硅(Si)衬底712、氮化镓(GaN)层713和氮化铝镓(AlGaN)层714构成，其中，硅衬底712、氮化镓层713和氮化铝镓层714由下而上依次设置。
复合介质层720设置于所述氮化镓外延层710上；本实施例的所述复合介质层720材质可例如为氮化硅和等离子体增强正硅酸乙脂(PETEOS)。该氮化硅和等离子体增强正硅酸乙脂属于一种高介电常数(high-k)介质。
源极731、漏极732和栅极733设置于所述复合介质层720上。具体地，源极731、漏极732和栅极733外形像“钉子”般一部分***至所述复合介质层 720中，所述源极731、漏极732和栅极733分别贯穿所述复合介质层720与所述氮化镓外延层710连接；而一部分突出于所述复合介质层720顶部。所述源极731和/或漏极732由第一金属组成与上述实施例所示。采用第一金属材质形成的源极731、漏极732，能够在器件高温退火过程中与所述氮化镓外延层710 中的氮化镓铝层714发生反应，生成合金，从而使得源极731、漏极732与氮化铝镓层的接触面的接触良好，可以有效的降低源极731、漏极732与氮化铝镓层的接触电阻；避免出现氮化镓半导体器件的漏电以及软击穿的问题。
优选地，所述栅极733往下延伸入所述氮化铝镓层714中，所述栅极733 底端到所述氮化铝镓层714底部的距离H优选为整个所述氮化铝镓层714的一半。栅极733由第二金属组成，所述第二金属为Ni、Au合金。
优选地，所述栅极733具有特别的构型。结合图3、图3c和图3d所示，本实施例的栅极733还可以有多种变形。按照氮化镓半导体器件从下至上的观察顺序看，栅极733的横向宽度逐渐增加，呈现一“倒置梯形”。进一步地，栅极733的“倒置梯形”的部分可以是从栅极接触孔723中便呈现从下至上均匀变宽的形状(如图3b所示)，在高出复合介质层720处具有凸出部733a则突然增加宽度使得完全覆盖栅极接触孔723；或可以是在氮化铝镓层714中的栅极733部分仍保持矩形构造，在氮化铝镓层714以上至栅极接触孔714顶部的部分则从下至上均匀变宽(如图3c所示)；还可以是构成可以从栅极接触孔723中便呈现从下至上均匀变宽的形状(如图3d所示)，在高出复合介质层720凸出部733a则宽度保持不变，只增加厚度。
进一步地，包括设置在所述复合介质层720上的若干个浮空场板729，所述浮空场板729贯穿所述复合介质层720与所述氮化镓外延层710连接，且所述浮空场板729独立设置于所述源极731、漏极732之间并呈现环状。
每个浮空场板729的高度可优选为0.25～6微米。
绝缘层740设置于漏极732、栅极733和一部分源极731上方，以及裸露出来的全部复合介质层720上，所述绝缘层740的材质为二氧化硅。其中，绝缘层740在整个器件的表面进行均匀沉积，各处沉淀的厚度相同。由于源极731、漏极732、栅极733的存在，从而在源极731与栅极733之间的绝缘层740、在栅极733与漏极732之间的绝缘层740是向下凹陷的，可利用磨平工艺使之平整。
还可例如包括有场板金属层750，其设置于所述绝缘层740上。所述场板金属层750贯穿所述绝缘层740与所述源极731连接。优选地，所述场板金属层 750的材质为铝硅铜金属层。
上述氮化镓半导体器件中的栅极733的截面有别于现有栅极的“T型”结构，而是呈现上宽下窄的倒置“梯形”构造，抑制栅极边缘的高电场，有效地保证了氮化镓高压器件稳定的阻断特性，使器件在经过反复高压后，依旧能保持良好的可靠性。
本发明还提供上述氮化镓半导体器件的制备方法。如图3e所示，具体步骤包括：
步骤701：在硅衬底712上依次沉积氮化镓层713和氮化铝镓层714，形成氮化镓外延层710。氮化镓是第三代宽禁带半导体材料，具有大禁带宽度、高电子饱和速率、高击穿电场、较高热导率、耐腐蚀和抗辐射性能等特性、并且在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，从而是研究短波光电子器件和高压高频率大功率器件的最佳材料；其中，大禁带宽度为3.4 电子伏特，高电子饱和速率为2e7厘米每秒，高击穿电场为1e10～-3e10伏特每厘米。
然后可以采用等离子体增强化学气相电积方法，在氮化镓外延层710的表面上沉积一层氮化硅和等离子体增强正硅酸乙脂(PETEOS)，形成复合介质层720。其中，氮化硅和等离子体增强正硅酸乙脂的厚度例如可为2000埃。
步骤702，对所述复合介质层720进行干法刻蚀，形成相对设置的源极接触孔721和漏极接触孔722、以及多个浮空场板接触孔725；再在所述极接触孔721 和漏极接触孔722、以及多个浮空场板接触孔725内沉积第一金属形成相应的电极。
首先，先在复合介质层720上开设漏极接触孔722；然后可以采用磁控溅射镀膜工艺，在漏极接触孔内以及复合介质层的表面上，依次沉积第一钛金属层、铝金属层、第二钛金属层和氮化钛层，以形成第一金属；其中，第一钛金属层的厚度可例如为200埃，铝金属层的厚度可例如为1200埃，第二钛金属层的厚度可例如为200埃，氮化钛层的厚度可例如为200埃。形成漏极。
步骤7031，再在源极接触孔721以及多个浮空场板接触孔725复合介质层 720的表面上沉积第一金属。
类似地，可以采用磁控溅射镀膜工艺，在源极接触孔以及多个浮空场板接触孔725、部分复合介质层的表面上，依次沉积第一钛金属层、铝金属层、第二钛金属层和氮化钛层，以形成第一金属；其中，第一钛金属层的厚度可例如为 200埃，铝金属层的厚度可例如为1200埃，第二钛金属层的厚度可例如为200 埃，氮化钛层的厚度可例如为200埃。由此，获得源极731和浮空场板735。
其中，每个浮空场板735的长度可例如为0.25～6微米。
为了使得所述源极接触孔721、漏极接触孔722、多个浮空场板接触孔725 清洁少杂质，还包括除杂步骤。具体的，在对复合介质层720进行干法刻蚀之后，可以先采用“DHF(稀的氢氟酸)+化学清洗剂SC-1+化学清洗剂SC-2”的方法，例如，可以先采用稀释后的氢氟酸溶液处理器件，然后采用过氧化氢与氢氧化氨的碱性混合溶液处理器件，再采用过氧化氢与氯化氢的酸性混合溶液处理器件，进而可以去除整个器件的表面上的杂质物。
对第一金属进行光刻和刻蚀，形成欧姆接触电极窗口719。
对第一金属进行光刻和刻蚀，其中光刻的程序包括了涂胶、曝光和显影，从而可以形成一个欧姆接触电极窗口719；透过欧姆接触电极窗口719，可以看到复合介质层720的部分表面。如此，源极接触孔721上的第一金属构成了器件的源极731，漏极接触孔722上的第一金属构成了器件的漏极732。此时，为了能清楚表达本发明过程，命名此时获得的器件为第一组件。
步骤704，对整个第一组件进行高温退火处理，以通过相互接触的刻蚀后的第一金属与氮化铝镓层714进行反应之后形成合金。
在本实施例中，具体的，在反应炉中通入氮气气体，在840～850℃的环境下对整个第一组件进行30秒的高温退火处理，从而刻蚀后的第一金属会成为合金，并且相互接触的刻蚀后的第一金属与氮化铝镓层714进行反应之后也可以在其接触面上也形成合金，从而可以降低第一金属与氮化铝镓层714之间的接触电阻。即，降低源极731、漏极732与氮化铝镓层14之间的接触电阻。
步骤705，通过欧姆接触电极窗口719，对复合介质层720和氮化铝镓层714 进行干法刻蚀，形成栅极接触孔723，其中，栅极接触孔723的底部与氮化铝镓层714的底部具有预设距离。
在本实施例中，采用干法刻蚀的方法，通过欧姆接触电极窗口719，对复合介质层720以及部分的氮化铝镓层714，进行干法刻蚀，进而在第一器件上形成一个栅极接触孔723。其中，栅极接触孔723完全的穿透了复合介质层720，并穿过部分的氮化铝镓层714，使得栅极接触孔723的底部与氮化铝镓层714的底部的距离H优选为氮化铝镓层714的一半。进一步地，刻蚀时使得栅极接触孔 723呈现一上宽下窄的、倒置的梯形。在本实施例中，形成一个栅极接触孔723 之后，栅极接触孔723内会存在杂质、颗粒以及离子等杂质物，从而可以采用盐酸溶液清洗栅极接触孔720，将栅极接触孔720内的杂质物去除掉。
本实施例通过在对复合介质层720进行干法刻蚀之后，采用DHF+SC1+SC2 的方法去除器件上的杂质物；并形成栅极接触孔723之后，采用盐酸溶液将栅极接触孔723内的杂质物去除掉。从而可以有效的保证了复合介质层的表面以及栅极接触孔723内的清洁，进而保证了氮化镓半导体器件的性能。
步骤706、在本实施例中，具体的，采用磁控溅射镀膜工艺，在栅极接触孔 723和栅极接触孔723的外边缘沉积Ni/Au作为第二金属，金属厚度为 0.01～0.04μm/0.08～0.4μm；从而构成了栅极733。此时，为了更清楚表达本发明内容，命名此时获得的器件为第二组件。
步骤707，在整个第二组件的表面沉积一层绝缘层740。
在本实施例中，具体的，在整个第二组件的表面沉积一层二氧化硅(SiO2)，厚度可例如为5000埃，形成二氧化硅层作为一层绝缘层740。其中，二氧化硅在整个器件的表面进行均匀沉积，各处厚度相同，由于源极731、漏极732和栅极733的存在，从而在源极731与栅极733之间的绝缘层740、在栅极733与漏极732之间的绝缘层740是向下凹陷的，可利用磨平工艺使之平整。
步骤708，对源极接触孔731上方的绝缘层740进行干法刻蚀之后，形成开孔741。所述栅极33具有凸出于所述栅极接触孔723外的凸出部733a，所述开孔741的宽度小于所述凸出部733a的宽度。
步骤709，在开孔741内、以及从源极接触孔731延伸至栅极接触孔723 上方的绝缘层740上沉积场板金属750，形成场板金属层750。
在本实施例中，具体的，可以采用磁控溅射镀膜工艺，在开孔741内、以及从源极接触孔721的外边缘的第一金属直至栅极接触孔723的外边缘的第一金属上方的复合介质层720上沉积场板金属，厚度可例如为10000埃，从而形成场板金属层750。场板金属层750的厚度是均匀的，场板金属层750在开孔 741的位置处、以及源极接触孔721与栅极接触孔723之间的位置处的是向下凹陷的，通过在后续步骤的磨平工艺可使之平整。
本实施例通过在氮化镓外延基底的表面上沉积复合介质层代替现有的氧化硅层作为复合介质层；再利用高温退火处理工艺，使源极、漏极与氮化镓外延层中的氮化铝镓层进行反应之后形成合金，从而使得源极、漏极与氮化铝镓层的接触面的接触良好，可以有效的降低源极、漏极与氮化铝镓层的接触电阻；避免出现氮化镓半导体器件的漏电以及软击穿的问题。进一步地，结合浮空的金属环，通过这个浮空的金属环，扩展了功率器件的耗尽区，减小了主肖特基结的电场强度，从而改善器件耐压。本实施例获得的氮化镓半导体器件可应用于电力电子元件、滤波器、无线电通信元件等技术领域中，具有良好的应用前景。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (11)

1.一种氮化镓半导体器件，其特征在于，包括：氮化镓外延层；以及，
设置于所述氮化镓外延层上的复合介质层，所述复合介质层材质为氮化硅和等离子体增强正硅酸乙脂；
设置于所述复合介质层上的源极、漏极和栅极，所述源极、漏极、栅极分别贯穿所述复合介质层与所述氮化镓外延层连接；其中，所述栅极呈倒梯形；
设置于所述源极、漏极和栅极以及所述复合介质层上的绝缘层，所述绝缘层的材质为二氧化硅；
还包括设置于所述绝缘层上的场板金属层，所述场板金属层贯穿所述绝缘层与所述源极连接；
还包括设置在所述复合介质层上的若干个浮空场板，所述浮空场板贯穿所述复合介质层与所述氮化镓外延层连接。
2.根据权利要求1所述氮化镓半导体器件，其特征在于，所述氮化镓外延层包括硅衬底，以及设置于所述硅衬底表面的氮化镓层、设置于所述氮化镓层表面的氮化铝镓层。
3.根据权利要求2所述氮化镓半导体器件，其特征在于，所述栅极伸入至所述氮化铝镓层中。
4.根据权利要求2所述氮化镓半导体器件，其特征在于，所述栅极底部到所述氮化铝镓层底部的距离为所述氮化铝镓层的一半。
5.根据权利要求1或2或3或所述氮化镓半导体器件，其特征在于，所述复合介质层的厚度为2000埃。
6.根据权利要求1或2或3或所述氮化镓半导体器件，其特征在于，每个浮空场板的高度为0.25～6微米。
7.一种氮化镓半导体器件的制备方法，其特征在于，包括如下步骤：
提供一氮化镓外延层，其中，所述氮化镓外延层包括由下而上依次设置的硅衬底层、氮化镓层和氮化铝镓层；
在所述氮化镓外延层表面沉积氮化硅和等离子体增强正硅酸乙脂，形成复合介质层；
漏极接触孔的获得：刻蚀所述复合介质层以形成漏极接触孔，所述漏极接触孔贯穿所述复合介质层到达所述氮化铝镓层；在所述源极接触孔内、以及所述复合介质层的表面上，沉积第一金属，以获得漏极；
源极接触孔、浮空场板孔的获得：刻蚀所述复合介质层以形成源极接触孔、浮空场板孔，所述源极接触孔、浮空场板孔贯穿所述复合介质层到达所述氮化铝镓层；在所述源极接触孔、浮空场板孔内、以及所述复合介质层的表面上，沉积第一金属，以获得源极、浮空场板；
对所述第一金属进行光刻和刻蚀，形成欧姆接触电极窗口；此时获得第一组件；
对所述第一组件进行高温退火处理，以使得容置在所述源极接触孔和所述漏极接触孔内的所述第一金属形成合金并与所述氮化铝镓层进行反应；
栅极接触孔的获得：通过所述欧姆接触电极窗口，对所述复合介质层和所述氮化铝镓层进行干法刻蚀，形成倒梯形的栅极接触孔，所述栅极接触孔贯穿所述复合介质层并伸入所述氮化铝镓层中；
在所述栅极接触孔和所述栅极接触孔的外边缘沉积第二金属件，以获得栅极，此时获得第二组件；
在所述第二组件的表面沉积一层绝缘层；
在所述绝缘层上进行干法刻蚀，以形成开孔，所述开孔与所述源极接触孔对应；
在所述开孔以及所述绝缘层上沉积场板金属层，所述场板金属层的投影至少覆盖所述开孔、以及从所述源极接触孔至所述栅极接触孔之间的区域。
8.根据权利要求7所述氮化镓半导体器件的制备方法，其特征在于，所述开孔的宽度小于所述栅极凸出于所述栅极接触孔上方的凸出部宽度。
9.根据权利要求7所述氮化镓半导体器件的制备方法，其特征在于，所述高温退火处理步骤为：在保护氛围下，在840～850℃的温度下保持30～60秒。
10.根据权利要求7所述氮化镓半导体器件的制备方法，其特征在于，所述栅极底部到所述氮化铝镓层底部的距离为所述氮化铝镓层的一半。
11.根据权利要求7所述氮化镓半导体器件的制备方法，其特征在于，所述每个浮空场板的高度为0.25～6微米。
CN201710488981.2A 2017-06-23 2017-06-23 氮化镓半导体器件及其制备方法 Pending CN107275386A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710488981.2A CN107275386A (zh) 2017-06-23 2017-06-23 氮化镓半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710488981.2A CN107275386A (zh) 2017-06-23 2017-06-23 氮化镓半导体器件及其制备方法

Publications (1)

Publication Number Publication Date
CN107275386A true CN107275386A (zh) 2017-10-20

Family

ID=60068628

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710488981.2A Pending CN107275386A (zh) 2017-06-23 2017-06-23 氮化镓半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN107275386A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414635A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 凹槽绝缘栅型栅-漏复合场板功率器件及其制作方法
US20110221011A1 (en) * 2007-02-22 2011-09-15 Eldat Bahat-Treidel Semiconductor component and method for producing the same
CN103000673A (zh) * 2011-09-09 2013-03-27 瑞萨电子株式会社 半导体器件及其制造方法
CN104934476A (zh) * 2014-03-19 2015-09-23 株式会社东芝 半导体装置及其制造方法
CN105720097A (zh) * 2016-04-28 2016-06-29 中国科学院半导体研究所 增强型高电子迁移率晶体管及制备方法、半导体器件
CN106601809A (zh) * 2015-10-15 2017-04-26 北京大学 一种氮化镓场效应晶体管及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110221011A1 (en) * 2007-02-22 2011-09-15 Eldat Bahat-Treidel Semiconductor component and method for producing the same
CN101414635A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 凹槽绝缘栅型栅-漏复合场板功率器件及其制作方法
CN103000673A (zh) * 2011-09-09 2013-03-27 瑞萨电子株式会社 半导体器件及其制造方法
CN104934476A (zh) * 2014-03-19 2015-09-23 株式会社东芝 半导体装置及其制造方法
CN106601809A (zh) * 2015-10-15 2017-04-26 北京大学 一种氮化镓场效应晶体管及其制作方法
CN105720097A (zh) * 2016-04-28 2016-06-29 中国科学院半导体研究所 增强型高电子迁移率晶体管及制备方法、半导体器件

Similar Documents

Publication Publication Date Title
CN106601809A (zh) 一种氮化镓场效应晶体管及其制作方法
US20210384339A1 (en) Semiconductor device and manufacturing method thereof
CN107331697A (zh) 氮化镓半导体器件及其制备方法
CN107275385A (zh) 氮化镓半导体器件及其制备方法
CN107230625A (zh) 氮化镓晶体管及其制造方法
CN107316892A (zh) 氮化镓半导体器件及其制备方法
CN107393962A (zh) 氮化镓半导体器件及其制备方法
CN107331696A (zh) 氮化镓半导体器件及其制备方法
CN207116436U (zh) 氮化镓半导体器件
CN107293578A (zh) 氮化镓半导体器件及其制备方法
CN107275386A (zh) 氮化镓半导体器件及其制备方法
CN107316891A (zh) 氮化镓半导体器件及其制备方法
CN107293577A (zh) 氮化镓半导体器件及其制备方法
CN107293576A (zh) 氮化镓半导体器件及其制备方法
CN107316894B (zh) 氮化镓半导体器件及其制备方法
CN105609551A (zh) 立体多槽栅增强型hemt器件及其制备方法
CN107316895A (zh) 氮化镓半导体器件及其制备方法
CN107230614B (zh) 氮化镓半导体器件的制备方法
CN107316893A (zh) 氮化镓半导体器件及其制备方法
CN107437560A (zh) 氮化镓半导体器件及其制备方法
CN107275384A (zh) 氮化镓半导体器件及其制备方法
CN107248526A (zh) 氮化镓半导体器件及其制备方法
CN107248524A (zh) 氮化镓半导体器件及其制备方法
CN107316890A (zh) 氮化镓半导体器件及其制备方法
CN107248525A (zh) 氮化镓半导体器件及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20171020