CN107204782B - 一种bch译码器及生成该译码器的编译器的实现方法 - Google Patents

Abstract

本发明提供一种BCH译码器及生成该译码器的编译器的实现方法，所述生成BCH译码器的编译器根据输入的BCH译码器配置参数，对所采用的BCH译码器算法在该参数下进行仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据，使用户确定当前参数是否满足实际应用需求。如果满足需求，则获取验证平台测试激励，之后编译器分析计算BCH译码器译码所需伽罗华域乘法器种类及各部分的拓扑结构和电路结构，并生成对应电路结构的寄存器传输级BCH译码器电路寄存器传输级描述代码和测试平台代码。其中所述BCH译码器算法包括伴随式计算、错误位置多项式计算、钱搜索算法。

Description

一种BCH译码器及生成该译码器的编译器的实现方法

技术领域

本发明涉及数据纠错码技术，尤其涉及一种BCH译码器及生成该译码器的编译器的实现方法。

背景技术

在数字存储、数字通信***中，由于存储介质结构特点、传输通道的不理想和外界干扰噪声的原因，数字信号在传输时不可避免的会发生错误。纠错码通过按一定的规则对原始数据增加冗余数据，用于发现并纠正一定数量的数据错误，从而保证数据的可靠性。

随着数据传输速率的提高，目前对纠错码处理性能的要求也越来越高，因译码器电路的功耗与电路时钟频率的平方成正比，为降低电路功耗，目前多采用并行译码电路来提高译码速度。

在自适应数据数字传输***中，因传输环境的不同，数据发生错误的概率有所不同，因而在传输条件较好时，可以采用较低保护的码字提高净荷数据传输速率，而在传输条件较差时，采用高保护以保证传输可靠性。但是不同参数的BCH译码器具有不同的电路结构，若简单采用多套参数不同的译码器，会数倍增大电路面积。

深亚微米半导体工艺近年来进步飞速，现场可编程逻辑阵列(FPGA)和专用集成电路的设计也日益复杂，在特定的能耗需求下完成传输任务的必要计算动作对于电能消耗特性至关重要。对于特定传输标准的纠错码电路，如何在静态功耗所限制的电路面积和动态功耗所限制的最高主频之间调整电路的计算并发性和流水线结构，是一项富有挑战性的设计任务，传统可重新配置码字的单一纠错码电路结构，其工作主频和电路面积已经受限于预先设计好的无法改动的电路结构，从而无法胜任新一代移动应用中超低功耗传输设备的需求。另一方面，多样化的纠错码码型设计需求导致的电路重新设计、验证的时间开销和日益紧张的研发时间预算，使得集成电路中的纠错码模块对于重用性的需求变得愈加紧迫。由此，在诸如计算单元、多端口总线以及数据流水线这种比纠错码整体电路更为微观的组件层次的基础上，针对纠错码码字对电路进行重构，以及把纠错码电路在设计流程中的重点从电路综合器编译后的门级电路提前到由软件动态生成的寄存器传输层(RTL)描述代码这一环节，对于大数据时代的高性能电路设计而言，具有更大的技术优势和设计竞争力。

发明内容

本发明的目的是提供一种BCH译码器及生成该译码器的编译器的实现方法，该方法在满足用户设计需求的BCH译码器配置参数下精简了电路面积，降低了电路功耗；同时本发明增强了编译器生成的BCH译码器的使用范围，有效的提高了设计效率和电路模块的重用性。

设满足用户设计需求的BCH译码器配置参数为(m，k，t，l，p)，其中m代表本原多项式的阶数，k代表信息位长度，t代表分组码可纠正的错误数，l代表相应本原码下的缩短码的码长，p代表所设计BCH译码器的译码并行度。

针对上述目的，本发明所采用的技术方案为：

一种BCH译码器，包括伴随式计算阵列模块、错误位置多项式计算阵列模块、钱搜索(Chien搜索)模块、错误校正模块、数据缓存模块；

所述伴随式计算阵列模块用于根据接收的多项式r(X)计算伴随式S_i；该伴随式计算阵列模块由2t个伴随式计算模块构成，且所述伴随式计算模块由在空间上并行的p+1个伽罗华域乘法器构成；

所述错误位置多项式计算阵列模块用于根据上述伴随式S_i计算错误位置多项式δ(X)；该错误位置多项式计算阵列模块采用可重配置的脉动阵列结构和经典的伯利坎普-梅西(SiBM)算法；

所述钱搜索模块用于解上述错误位置多项式δ(X)的根，并根据该错误位置多项式的根确定错误位置Λ_i；

所述错误校正模块用于根据上述错误位置Λ_i校正上述伴随式计算阵列模块接收的多项式r(X)中的错误，并输出v(X)；

所述数据缓存模块的输入端与所述伴随式计算阵列模块输入端相连，其输出端与所述错误纠正模块相连，且该数据缓存模块用于对上述伴随式计算阵列模块接收的多项式r(X)进行存储，等上述钱搜索模块计算出错误位置Λ_i后，上述错误校正模块读取存储的多项式进行错误校正。

进一步地，接收的多项式r(X)以译码并行度p进入伴随式计算模块，得到伴随式S_i。

进一步地，所述可重配置的脉动阵列结构对于纠正t个错误的BCH码，SiBM算法需要2t个计算单元(Processing Elements，PE)和4t+1个寄存器，组成2×t的运算阵列；所述计算单元包括两个伽罗华域乘法器、一个有限域加法器、一个三选一的选择器。

更进一步地，所述运算阵列在控制单元的控制下计算错误位置多项式，且计算流程包括初始化和迭代运算，其中初始化数据根据上述伴随式计算阵列模块的输出结果S_i完成；所述迭代运算由计算单元PE完成，且由第r次迭代系数计算第r+1次迭代系数。

进一步地，所述钱搜索模块通过检查Λ_i是否为0来确定错误位置，当Λ_i＝0时表示在位置i上发生了错误，且译码器的输出v_i＝r_i+1，其中v_i代表译码器输出的第i个比特，r_i代表接收的多项式的第i个比特。

进一步地，所述钱搜索模块处理缩短码时，若缩短的长度s能被p整除，则屏蔽掉前s/p个输出来提高译码速度。

更进一步地，当缩短的长度s不能被p整除时，处理缩短码的步骤包括：

1)在第一个clock(时钟周期)，选择器选通第s％p个伽罗华域乘法器的积，此时并行钱搜索电路不输出；

2)紧接着的floor(s/p)个时钟周期，选择器选通最下方的伽罗华域乘法器的积，此时并行钱搜索电路不输出；其中floor表示对所得结果进行向下取整；

3)并行钱搜索电路打开输出，输出的第一个数据即对应于缩短码信息位的首个数据。

一种生成上述BCH译码器的编译器的实现方法，其步骤包括：

1)根据输入的BCH译码器配置参数，对所采用的BCH译码器算法进行仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据；其中所述BCH译码器算法包括伴随式计算、错误位置多项式计算、钱搜索算法；

2)将满足用户设计需求的根据上述输入的BCH译码器配置参数输出的仿真数据保存，并作为验证平台的测试激励和BCH译码器结果验证数据；

3)分析计算BCH译码器译码所需伽罗华域乘法器的种类，生成伽罗华域常数乘法器最优电路，并根据该最优电路得到对应寄存器传输级描述代码；

4)根据上述输入的BCH译码器配置参数分析译码所需的SiBM运算阵列拓扑结构；

5)根据上述输入的BCH译码器配置参数分析译码所需的钱搜索电路结构；

6)根据上述步骤2)至步骤5)的输出结果生成对应电路结构的寄存器传输级BCH译码器电路寄存器传输级描述代码和测试平台代码。

进一步地，步骤1)中所述BCH译码器配置参数是指(m，k，t，l，p)，其中m代表本原多项式的阶数，k代表信息位长度，t代表分组码可纠正的错误数，l代表相应本原码下的缩短码的码长，p代表BCH译码器的译码并行度。

本发明的有益效果在于：本发明提供一种BCH译码器及生成该译码器的编译器的实现方法，该编译器根据用户设计需求输入的BCH译码器的配置参数直接生成满足用户设计需求的BCH译码器电路和测试该译码器电路所需的测试平台代码，把设计的重点提前到寄存器传输层描述代码，节约了进行电路设计的代码修改和电路验证的时间。并且通过优化参数估计，分析完成该BCH译码器电路所需伽罗华域乘法器种类、伴随式计算阵列和错误位置多项式计算阵列电路的最优化拓扑结构，在满足指定参数下精简了电路面积，降低了电路功耗。并且通过采用的钱搜索电路可以支持不同缩短长度的缩短码的情况，使用参数BCH(m,k,t)设计的译码器电路，对于任何满足(m,k'≤k,t'≤t)的本原BCH码及其缩短码的译码，无需使用额外的电路，通过改变译码器的输入参数，即可采用该电路进行译码，增强了电路编译器生成的BCH译码器的使用范围，有效的提高设计效率和电路模块的重用性。

附图说明

图1是本发明生成BCH译码器的编译器的实现方法的原理框图即软件运行流程图。

图2是本发明的编译器生成的BCH译码器电路结构图。

图3是本发明BCH译码器译码流水线示意图。

图4是本发明BCH译码器的伴随式计算阵列模块结构图。

图5是本发明BCH译码器的错误位置多项式计算阵列模块结构图。

图6是本发明BCH译码器的错误位置多项式计算阵列模块的计算单元(PE)结构图。

图7是本发明BCH译码器的缩短码兼容的并行钱搜索电路结构图。

具体实施方式

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图作详细说明如下。

本发明提供一种BCH译码器及生成该译码器的编译器的实现方法，该BCH译码器的参数包括本原码分组长度n＝2^m-1，其中m代表本原多项式的阶数；信息位长度k；分组码可纠正的错误数t；相应本原码下的缩短码的码长l(l≤n)；所设计BCH译码器的译码并行度p。

请参考图1，所述生成BCH译码器的编译器根据输入的BCH译码器配置参数(m,k,t,l,p)，对所采用的BCH译码器算法在该参数下进行仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据，使用户确定当前参数是否满足实际应用需求。如果满足需求，则获取验证平台测试激励，之后编译器分析计算BCH译码器译码所需伽罗华域乘法器种类及各部分的拓扑结构和电路结构，并生成对应电路结构的寄存器传输级BCH译码器电路寄存器传输级描述代码和测试平台代码。其中所述BCH译码器算法包括伴随式计算、错误位置多项式计算、钱搜索算法。

所述生成的BCH译码器纠正不大于t个错误的的译码过程可叙述为以下3个步骤：

1、根据接收的多项式r(X)计算伴随式(syndromes)S＝(S₁,S₂,S₃,...,S_2t)。

2、由伴随式S₁,S₂,S₃,...,S_2t计算错误位置多项式δ(X)。

3、通过钱搜索算法求解δ(X)的根，确定错误位置Λ_i，并根据错误位置校正r(X)中的错误，得到译码器的输出结果v(X)。

所述编译器生成的BCH译码器的电路结构如图2所示。该BCH译码器由伴随式计算阵列模块、错误位置多项式计算阵列模块、钱搜索模块、错误校正模块和数据缓存模块组成。所述伴随式计算阵列模块完成译码步骤1所述运算。错误位置多项式计算阵列模块完成译码步骤2所述运算。钱搜索模块和错误校正模块完成译码步骤3所述运算。所述伴随式计算阵列模块、错误位置多项式计算阵列模块，钱搜索模块及错误校正模块依次连接。所述数据缓存模块输入端与伴随式计算阵列模块输入端相连接，其输出端与错误校正模块相连接。

所述BCH译码器电路结构的处理时序如图3所示。伴随式计算阵列模块、错误位置多项式计算阵列模块，钱搜索模块及错误校正模块之间的时序呈流水线结构，以最大化译码器译码速度，且各模块的处理时间如表1所示。

表1：译码器时序说明

请参考图4，所述伴随式计算阵列模块由2t个伴随式计算模块构成，且伴随式计算模块由在空间上并行的p+1个伽罗华域乘法器构成。接收的多项式r(X)以译码并行度p对应进入p+1个伽罗华域乘法器，分别计算2t个由p+1个伽罗华域乘法器组成的伴随式计算模块得到伴随式S_i，如公式(1)所示，其中a为伽罗华域下的元素GF(2,m)，a的上标表示其在伽罗华域内的幂运算；r的下标代表接收的多项式的对应比特(如r_j·p代表接收的多项式的第j·p个比特)。

所述错误位置多项式计算阵列模块采用可重配置的脉动阵列结构，在脉动阵列结构下，该模块由2t个相同的计算单元(如图5所示PE)构成，在数据流动的过程中，所有的计算单元同时并行地对流经它的数据进行处理，从而实现高速并行处理。对于纠正t个错误的BCH码，SiBM算法需要2t个PE和4t+1个寄存器，组成2×t的运算阵列，其阵列结构如图5所示。运算阵列在控制单元的控制下计算错误位置多项式，且计算流程包括初始化和迭代运算两部分，其中初始化数据由前述的伴随式计算阵列模块的输出结果S_i按如下规则赋值：

δ_2t+2(0)＝0,δ_2t+1(0)＝0,δ_2t(0)＝1,δ_2t-1(0)＝0

θ_2t-1(0)＝1,θ_2t-2(0)＝0 δ_i(0)＝S_i+1,(i＝0,1,2...2t-2)

θ_i(0)＝S_i+2,(i＝0,1,2...2t-3) k(0)＝0，γ(0)＝0

其中，括号内(0)表示变量的初始值，下文括号内(r)表示第r次迭代后的结果，例如k(1)表示第一次迭代后的结果，k(2)表示第二次迭代后的结果，对于k(1)而言k(2)就是(r+1)；δ_i(0)的下标表示图5所示的对应位置第i个寄存器的值。θ_i(0)的下标表示图5所示对应位置的第i个寄存器的值。

迭代过程中，由第r次迭代系数计算第r+1次迭代中的系数(包括k(r+1)、γ(r+1)、δi(r+1)、θ_i(r+1))，完成迭代运算的基本单元称为计算单元PE，其结构如图6所示。

一个计算单元包括两个伽罗华域乘法器、一个有限域加法器、一个三选一的选择器。迭代过程需要t个时钟(clock)。迭代过程中，控制器负责计算γ(r+1)和k(r+1)，然后根据k(r)和δ₀(r)计算c0(r)；其中k(r)为控制器的状态变量，也是第r次迭代的系数；δ₀(r)为标号为0的δ_i第r次迭代的结果；c0(r)、c1_i(r)共同作为计算单元PE的选择器的输入；且

错误位置多项式计算阵列的输出结果δ(X)保存在整列的2×t个寄存器R(i)中，保留δ_i(i＝0,1,2...t)作为钱搜索电路的寄存器初始值。

所述钱搜索模块通过检查Λ_i是否为0来确定错误位置，如果Λ_i＝0，则表示在位置i上发生了错误，那么译码器的输出v_i＝r_i+1，该位置的错误就得以纠正。为提高译码速度，本发明采用并行化的钱搜索，同时计算Λ_i～Λ_i+p-1。通常钱搜索模块输出的错误位置是以标准BCH码的位置0开始的(首先进入译码器的第一个bit)，当处理缩短码时，若缩短的长度s能被p整除，可以通过屏蔽掉前s/p个输出，但是当s不能被p整除时，此方法便不可行了。为兼容s不能被p整除的情况，本发明采用了一种新型并行钱搜索电路，使得该并行钱搜索电路可兼容于不同缩短长度的缩短码，如图7所示,δ_i为错误位置多项式计算阵列模块的输出结果，其中下标i代表该模块输出的第i个结果，且i＝0,1，...t；a为伽罗华域下的元素GF(2,m)，a的上标表示其在伽罗华域内的幂运算。在处理缩短码时的步骤如下：

1、第一个clock，选择器选通第s％p个伽罗华域乘法器的积，此时并行钱搜索电路不输出。

2、紧接着的floor(s/p)个时钟周期，选择器选通最下方的伽罗华域乘法器的积，此时并行钱搜索电路不输出。其中floor表示对所得结果进行向下取整。

3、之后，并行钱搜索电路打开输出，输出的第一个数据即对应于缩短码信息位的首个数据。

下面举一具体实施例来解释说明本发明。

选取两种BCH码字，码字C₁＝BCH(11,1871,16),l₁＝1920的缩短码，可纠正错误数t₁＝16，码字C₂＝BCH(11,1167,89),l₂＝2000的缩短码，可纠正错误数t₂＝89。使用本发明所述编译器，生成一种并行度p＝16的BCH译码器，可同时对上述两种BCH码字译码。

其具体步骤包括：

1)码字C₂＝BCH(11,1167,89),l₂＝2000的缩短码相比C₁具有更复杂的电路结构，选取C₂作为译码器的基本结构。

2)如图1所示步骤1，C₁和C₂两种码字进行BCH译码器算法仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据，用户根据该评估结果确定当前参数是否满足设计需求。

3)如图1所示步骤2，当满足用户设计需求时，编译器保存仿真数据作为验证平台的测试激励和译码器结果验证数据。

4)所述编译器遍历译码算法中所需伽罗华域常数乘法器种类，作为伴随式计算阵列模块、错误多项式计算阵列模块、钱搜索模块中的基础乘法单元，然后生成这些常数乘法器的最优电路，以本原多项式为x³+x+1的伽罗华域GF(8)为例，有：

A·B＝a₂b₂α⁴+(a₁b₂+a₂b₁)α³+(a₀b₂+a₂b₀+a₁b₁)α²+(a₀b₁+a₁b₀)α¹+a₀b₀α⁰

α³＝α⁰+α¹，α⁴＝α¹+α²，因此

A·B＝(a₂b₂+a₀b₂+a₂b₀+a₁b₁)α²+

(a₂b₂+a₁b₂+a₂b₁+a₀b₁+a₁b₀)α¹+

(a₁b₂+a₂b₁+a₀b₀)α⁰

用矩阵形式表示为：

其中A、B分别表示参与乘法的被乘数和乘数，a_i,b_i(i＝0,1,2)分别代表A、B的第0～2个比特。

因此有限域乘法可以用一个矩阵和向量的乘积表示，由于上式中数据均为二进制，故电路实现时只需用到与门和异或门。从而获得伽罗华域常数乘法器最优电路映射。编译器根据伽罗华域常数乘法器最优电路映射生成对应寄存器传输级描述代码。

5)所述编译器根据t₂＝89生成2×89的错误位置多项式计算阵列，并标记2×16位置作为C₁的兼容计算点。

6)所述编译器计算C₁缩短长度S₁＝2¹¹-1-l₁＝127，C₂缩短长度S₂＝2¹¹-1-l₂＝47。对于码字C₁，并行钱搜索电路的前2(floor(S₁/16)＝2)个时钟周期不工作，译码C₁时第一个时钟周期选通第15(floor(S₁％16)＝15)个伽罗华域乘法器的积；同时，为兼容码字C₂，并行钱搜索电路的前7(floor(S₂/16)＝7)个时钟周期不工作，译码C₂时第一个时钟周期选通第15(floor(S₂％16)＝15)个伽罗华域乘法器的积。

7)所述编译器根据2)至6)的结果生成BCH译码器电路寄存器传输级的电路描述代码文件、仿真的测试平台代码和测试数据。

根据上述方法，生成的BCH译码器针对Intel公司的EP4SE820H40I4型号FPGA芯片编译后消耗的逻辑单元数量(LUT列)、寄存器消耗(Register列)、片内存储器比特数目(M9K列)，以MHz为单位的最高运行频率(Fmax列)如表2所示，作为对比，选择了Intel公司的商业BCH译码器IP，该IP只能对单一参数的BCH码字进行译码，故选择了C₂的参数作为该译码器的参数。综合结果如表2所示。

表2：资源开销和频率性能对比表

译码器	时钟约束	Fmax	LUTs	Register	M9K
						本发明	128MHz	168MHz	47357	23509	2
Intel	128MHz	149MHz	42598	72412	11

从表2可看出，本发明所生成的译码器电路可以译码不同参数的码字，虽然消耗的逻辑单元数量与Intel公司的译码器相比有小幅增长，但是寄存器消耗和片内存储器比特数目都有数倍的节省，同时拥有更高的运行频率，可提供更高的吞吐率。

以上实施仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求书所述为准。

Claims (7)

1.一种BCH译码器，包括伴随式计算阵列模块、错误位置多项式计算阵列模块、钱搜索模块、错误校正模块、数据缓存模块；

所述伴随式计算阵列模块用于根据接收的多项式r(X)计算伴随式S_i；该伴随式计算阵列模块由2t个伴随式计算模块构成，且所述伴随式计算模块由在空间上并行的p+1个伽罗华域乘法器构成；其中p代表BCH译码器的译码并行度；

所述错误位置多项式计算阵列模块用于根据上述伴随式S_i计算错误位置多项式δ(X)；该错误位置多项式计算阵列模块采用可重配置的脉动阵列结构和SiBM算法；

所述钱搜索模块用于解上述错误位置多项式δ(X)的根，并根据该错误位置多项式的根确定错误位置Λ_i；所述钱搜索模块处理缩短码时，若缩短的长度s能被p整除，则屏蔽掉前s/p个输出来提高译码速度；当缩短的长度s不能被p整除时，处理缩短码的步骤包括：1)在第一个clock，选择器选通第s％p个伽罗华域乘法器的积，此时并行钱搜索电路不输出；2)紧接着的floor(s/p)个时钟周期，选择器选通最下方的伽罗华域乘法器的积，此时并行钱搜索电路不输出；其中floor表示对所得结果进行向下取整；3)并行钱搜索电路打开输出，输出的第一个数据即对应于缩短码信息位的首个数据；

所述错误校正模块用于根据上述错误位置Λ_i校正上述伴随式计算阵列模块接收的多项式r(X)中的错误，并输出v(X)；

所述数据缓存模块的输入端与所述伴随式计算阵列模块输入端相连，其输出端与所述错误校正模块相连，且该数据缓存模块用于对上述伴随式计算阵列模块接收的多项式r(X)进行存储，等上述钱搜索模块计算出错误位置Λ_i后，上述错误校正模块读取存储的多项式进行错误校正。

2.如权利要求1所述的BCH译码器，其特征在于，接收的多项式r(X)以译码并行度p进入伴随式计算模块，得到伴随式S_i。

3.如权利要求1所述的BCH译码器，其特征在于，所述可重配置的脉动阵列结构对于纠正t个错误的BCH码，SiBM算法需要2t个计算单元和4t+1个寄存器，组成2×t的运算阵列；所述计算单元包括两个伽罗华域乘法器、一个有限域加法器、一个三选一的选择器。

4.如权利要求3所述的BCH译码器，其特征在于，所述运算阵列在控制单元的控制下计算错误位置多项式，且计算流程包括初始化和迭代运算，其中初始化数据根据上述伴随式计算阵列模块的输出结果S_i完成；所述迭代运算由计算单元PE完成，且由第r次迭代系数计算第r+1次迭代系数。

5.如权利要求1所述的BCH译码器，其特征在于，所述钱搜索模块通过检查Λ_i是否为0来确定错误位置，当Λ_i＝0时表示在位置i上发生了错误，且译码器的输出v_i＝r_i+1，其中v_i代表译码器输出的第i个比特，r_i代表接收的多项式的第i个比特。

6.一种生成如权利要求1～5任一项所述BCH译码器的编译器的实现方法，其步骤包括：

1)根据输入的BCH译码器配置参数，对所采用的BCH译码器算法进行仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据；其中所述BCH译码器算法包括伴随式计算、错误位置多项式计算、钱搜索算法；所述钱搜索算法处理缩短码时，若缩短的长度s能被p整除，则屏蔽掉前s/p个输出来提高译码速度；当缩短的长度s不能被p整除时，处理缩短码的步骤包括：a)在第一个clock，选择器选通第s％p个伽罗华域乘法器的积，此时并行钱搜索电路不输出；b)紧接着的floor(s/p)个时钟周期，选择器选通最下方的伽罗华域乘法器的积，此时并行钱搜索电路不输出；其中floor表示对所得结果进行向下取整；c)并行钱搜索电路打开输出，输出的第一个数据即对应于缩短码信息位的首个数据；其中p代表BCH译码器的译码并行度；

2)将满足用户设计需求的根据上述输入的BCH译码器配置参数输出的仿真数据保存，并作为验证平台的测试激励和BCH译码器结果验证数据；

3)分析计算BCH译码器译码所需伽罗华域乘法器的种类，生成伽罗华域常数乘法器最优电路，并根据该最优电路得到对应寄存器传输级描述代码；

4)根据上述输入的BCH译码器配置参数分析译码所需的SiBM运算阵列拓扑结构；

5)根据上述输入的BCH译码器配置参数分析译码所需的钱搜索电路结构；

6)根据上述步骤2)至步骤5)的输出结果生成对应电路结构的寄存器传输级BCH译码器电路寄存器传输级描述代码和测试平台代码。

7.如权利要求6所述的实现方法，其特征在于，步骤1)中所述BCH译码器配置参数是指(m，k，t，l，p)，其中m代表本原多项式的阶数，k代表信息位长度，t代表分组码可纠正的错误数，l代表相应本原码下的缩短码的码长。

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