CN107193207A - 一种用于散射通信的多模式铷钟校准装置 - Google Patents

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王群欢
程翰林
李雪姣
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Abstract

本发明公开了一种用于极低速散射通信***的超高精度的多模式铷钟校准装置。该装置提供了多种铷钟的校准模式：当存在授时1pps信号时，驯服本地铷钟，当授时信号丢失时，自适应的进入守时模式，当开机检测不到授时信号时，提供通过笔记本在线粗调试模式，然后根据存储的历史数据精校准，从而满足在多种工作环境下产生高精度10MHz与1pps信号的要求。该装置通过本发明主要电路部件采用FPGA实现，设计、调试难度低。

Description

一种用于散射通信的多模式铷钟校准装置
技术领域
本发明涉及无线通信领域，特别是公开了一种用于极低速散射通信***的高精度的多模式铷钟校准装置，适用于对频偏非常敏感的极低速散射通信***中数据通信传输设备等。
背景技术
在超低速的散射通信***中，由于通信***对频率稳定度和准确度的敏感，使得***需要有一个非常准确和稳定的时钟源。常温下铷钟的稳定度在±5×10-11，并且体积较小，价格相对便宜，是首选的时钟源。但是受外界温度、老化率等影响，铷钟的频率准确度指标会降低，因此，需要利用更高精度和稳定度的卫星信号驯服铷钟。
然而传统的基于卫星信号的铷钟驯服设计，不能够适应移动的通信站点环境不确定性造成的GPS信号接收不良及铷钟和驯服模块不能一直持续加电造成的不能守时问题。所以本发明旨在适应上述移动站造成的不稳定环境问题。提出了一种高精度的多模式铷钟校准设置的设计。
发明内容
本发明的目的是提供一种用于极低速散射通信***的高精度的多模式铷钟校准置。该装置使用授时1pps信号驯服本地铷钟，当授时信号丢失时，自适应的进入守时模式，当开机检测不到授时信号时，通过笔记本在线粗调试，然后根据存储的历史数据精校准，从而满足在多种工作环境下产生高精度10MHz与1pps信号。
本发明是这样实现的：
一种用于散射通信的多模式铷钟校准装置，包括铷钟单元1和时钟控制单元；
铷钟单元1用于接收时钟控制单元输出的铷钟频率控制字，根据铷钟频率控制字调整输出频率，输出高精度的10MHz信号至时钟控制单元，并输出反馈信号至时钟控制单元；
时钟控制单元用于接收接收机输出的授时秒脉冲信号和铷钟单元1输出的10MHz信号，对10MHz信号进行放大和分配，输出8路10MHz信号，并以1路10MHz信号为频率基准，分频产生本地秒脉冲信号，将本地秒脉冲信号进行分路，输出2路本地秒脉冲信号；还用于在驯服模式下，采用时差测量的方法测量授时秒脉冲信号和本地秒脉冲信号的相差，根据相差计算铷钟频率控制字，完成对铷钟单元1的控制以及本地秒脉冲信号的相位调整；还用于在守时模式下根据历史保存数据产生铷钟频率控制字，完成对铷钟单元1的控制以及本地秒脉冲信号的相位调整。
其中，时钟控制单元包括FPGA逻辑控制与信号处理单元2、分路单元3、10MHz整形单元4、1pps分路单元5和时差测量单元6；
分路单元3用于接收铷钟单元1输出的10MHz信号，对10MHz信号进行放大和分配，产生9路10MHz正弦波信号，将其中8路输出至外部，1路输出至10MHz整形单元4；
10MHz整形单元4用于接收分路单元3输出的10MHz正弦波信号，将10MHz正弦波信号进行过零比较，产生10M秒脉冲方波，输出至FPGA逻辑控制与信号处理单元2；
FPGA逻辑控制与信号处理单元2用于将10M秒脉冲方波分频产生本地秒脉冲信号，将本地秒脉冲信号输出至1pps分路单元5；还用于在驯服模式下控制时差测量单元6输出相差，并根据相差产生铷钟频率控制字，输出至铷钟单元1，并接收铷钟单元1的反馈信号；还用于在守时模式下根据历史保存数据产生铷钟频率控制字，输出至铷钟单元1，并接收铷钟单元1的反馈信号；
1pps分路单元5用于接收FPGA逻辑控制与信号处理单元2输出的本地秒脉冲信号，将本地秒脉冲信号分路产生3路本地秒脉冲信号，将其中1路输出至时差测量单元6，2路输出至用户；
时差测量单元6用于接收接收机输入的授时秒脉冲信号，并测量授时秒脉冲信号与本地秒脉冲信号的相差，并在FPGA逻辑控制与信号处理单元2的控制下将相差输出至FPGA逻辑控制与信号处理单元2。
本发明与背景技术相比，具有如下优点：
1、提供多种驯服模式：存在GPS信号时的实时驯服模式，GPS信号在驯服结束后的守时模式，开机即检测不到GPS信号的盲驯服或者调试模式。
2、本发明方法的主要电路部件采用FPGA实现，一致性好，调试难度低，易于实现。
附图说明
图1是本发明的电原理方框图。
具体实施方式
现结合附图1对本发明作进一步的解释说明。
本发明一种用于散射通信的多模式铷钟校准装置的电原理框图如图1所示，包括铷钟单元1和时钟控制单元；
铷钟单元1用于接收时钟控制单元输出的铷钟频率控制字，根据铷钟频率控制字调整输出频率，输出高精度的10MHz信号至时钟控制单元，并输出反馈信号至时钟控制单元；
时钟控制单元用于接收接收机输出的授时1pps信号和铷钟单元1输出的10MHz信号，对10MHz信号进行放大和分配，输出8路10MHz信号，并以1路10MHz信号为频率基准，分频产生本地1pps信号，将本地1pps信号进行分路，输出2路本地1pps信号；还用于在驯服模式下，采用时差测量的方法测量授时1pps信号和本地1pps信号的相差，根据相差计算铷钟频率控制字，完成对铷钟单元1的控制以及本地1pps信号的相位调整；还用于在守时模式下根据历史保存数据产生铷钟频率控制字，完成对铷钟单元1的控制以及本地1pps信号的相位调整。
其中，时钟控制单元包括FPGA逻辑控制与信号处理单元2、分路单元3、10MHz整形单元4、1pps分路单元5和时差测量单元6；
分路单元3用于接收铷钟单元1输出的10MHz信号，采用有源放大的方式，使用高速运算放大器AD8099ADR对10MHz信号进行放大和分配，产生9路10MHz正弦波信号，将其中8路输出至外部，1路输出至10MHz整形单元4；
10MHz整形单元4用于接收分路单元3输出的10MHz正弦波信号，使用超高速比较器MAX961ESA将10MHz正弦波信号进行过零比较，产生10M秒脉冲方波，输出至FPGA逻辑控制与信号处理单元2；
FPGA逻辑控制与信号处理单元2使用Cylone V的FPGA：5CGXFC5C6F23I7，用于将10M秒脉冲方波分频产生本地1pps信号，将本地1pps信号输出至1pps分路单元5；还用于在驯服模式下控制时差测量单元6输出相差，并根据相差产生铷钟频率控制字，输出至铷钟单元1，并接收铷钟单元1的反馈信号；还用于在守时模式下根据历史保存数据产生铷钟频率控制字，输出至铷钟单元1，并接收铷钟单元1的反馈信号；
1pps分路单元5用于接收FPGA逻辑控制与信号处理单元2输出的本地1pps信号，采用高速数字芯片MC74VHC1GT50驱动，将本地1pps信号分路产生3路本地1pps信号，将其中1路输出至时差测量单元6，2路输出至用户；
时差测量单元6核心器件为TDC-GP2，用于接收接收机输入的授时1pps信号，并测量授时1pps信号与本地1pps信号的相差，并在FPGA逻辑控制与信号处理单元2的控制下将相差输出至FPGA逻辑控制与信号处理单元2。

Claims (2)

1.一种用于散射通信的多模式铷钟校准装置，其特征在于，包括铷钟单元(1)和时钟控制单元；
铷钟单元(1)用于接收时钟控制单元输出的铷钟频率控制字，根据铷钟频率控制字调整输出频率，输出高精度的10MHz信号至时钟控制单元，并输出反馈信号至时钟控制单元；
时钟控制单元用于接收接收机输出的授时秒脉冲信号和铷钟单元(1)输出的10MHz信号，对10MHz信号进行放大和分配，输出8路10MHz信号，并以1路10MHz信号为频率基准，分频产生本地秒脉冲信号，将本地秒脉冲信号进行分路，输出2路本地秒脉冲信号；还用于在驯服模式下，采用时差测量的方法测量授时秒脉冲信号和本地秒脉冲信号的相差，根据相差计算铷钟频率控制字，完成对铷钟单元(1)的控制以及本地秒脉冲信号的相位调整；还用于在守时模式下根据历史保存数据产生铷钟频率控制字，完成对铷钟单元(1)的控制以及本地秒脉冲信号的相位调整。
2.根据权利要求1所述的一种用于散射通信的多模式铷钟校准装置，其特征在于，时钟控制单元包括FPGA逻辑控制与信号处理单元(2)、分路单元(3)、10MHz整形单元(4)、1pps分路单元(5)和时差测量单元(6)；
分路单元(3)用于接收铷钟单元(1)输出的10MHz信号，对10MHz信号进行放大和分配，产生9路10MHz正弦波信号，将其中8路输出至外部，1路输出至10MHz整形单元(4)；
10MHz整形单元(4)用于接收分路单元(3)输出的10MHz正弦波信号，将10MHz正弦波信号进行过零比较，产生10M秒脉冲方波，输出至FPGA逻辑控制与信号处理单元(2)；
FPGA逻辑控制与信号处理单元(2)用于将10M秒脉冲方波分频产生本地秒脉冲信号，将本地秒脉冲信号输出至1pps分路单元(5)；还用于在驯服模式下控制时差测量单元(6)输出相差，并根据相差产生铷钟频率控制字，输出至铷钟单元(1)，并接收铷钟单元(1)的反馈信号；还用于在守时模式下根据历史保存数据产生铷钟频率控制字，输出至铷钟单元(1)，并接收铷钟单元(1)的反馈信号；
1pps分路单元(5)用于接收FPGA逻辑控制与信号处理单元(2)输出的本地秒脉冲信号，将本地秒脉冲信号分路产生3路本地秒脉冲信号，将其中1路输出至时差测量单元(6)，2路输出至用户；
时差测量单元(6)用于接收接收机输入的授时秒脉冲信号，并测量授时秒脉冲信号与本地秒脉冲信号的相差，并在FPGA逻辑控制与信号处理单元(2)的控制下将相差输出至FPGA逻辑控制与信号处理单元(2)。
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