CN107154273A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置包括：沿所述第1方向延伸的第1配线、沿与所述第1方向交叉的第2方向延伸的第2配线、及配置在所述第1配线及所述第2配线的交叉部的存储单元，所述存储单元具有沿与所述第1及第2方向交叉的第3方向依序积层的、电阻发生电性变化的第1膜、导电性的第2膜、及绝缘性的第3膜。

Description

半导体存储装置
相关申请
本申请享有以美国临时专利申请62/303,505号(申请日：2016年3月4日)及美国专利申请15/074,395号(申请日：2016年3月18日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为代替低成本且大容量的已知闪存器的一种半导体存储装置，有存储单元采用可变电阻膜的可变电阻型存储器(ReRAM：Resistance RAM)。ReRAM能构成交点型存储单元阵列，所以能实现与闪存器同样的大容量化。而且，为了进一步实现大容量化，还开发出使选择配线即位线相对于半导体基板排列在垂直方向的所谓VBL(Vertical Bit Line，垂直位线)结构的ReRAM。
发明内容
实施方式的半导体存储装置包括沿所述第1方向延伸的第1配线、沿与所述第1方向交叉的第2方向延伸的第2配线、及配置在所述第1配线及所述第2配线的交叉部的存储单元，所述存储单元具有沿与所述第1及第2方向交叉的第3方向依序积层的、电阻发生电性变化的第1膜、导电性的第2膜、及绝缘性的第3膜。
根据实施方式，能提供一种能减少形成(forming)动作时存储单元的绝缘膜的绝缘击穿的半导体存储装置。
附图说明
图1是表示实施方式的半导体存储装置的功能模块的图。
图2是实施方式的半导体存储装置的存储单元阵列的电路图。
图3是实施方式的半导体存储装置的存储单元阵列的概略立体图。
图4是实施方式的半导体存储装置的存储单元阵列的存储单元周边的截面图。
图5是说明实施方式的半导体存储装置的存储单元的导电膜的效果的截面图。
图6是表示实施方式的半导体存储装置的存储单元的电流—电压特性的图表。
图7～13是说明实施方式的半导体存储装置的存储单元阵列的制造步骤的截面图。
具体实施方式
以下，参照图式，说明实施方式的半导体存储装置。
首先，说明实施方式的半导体存储装置的全体构成。
图1是表示实施方式的半导体存储装置的功能模块的图。
如图1所示，实施方式的半导体存储装置包括存储单元阵列1、行解码器2、列解码器3、上位区块4、电源5、及控制电路6。
存储单元阵列1包括多个字线WL及多个位线BL、以及这些字线WL及位线BL上所选择的多个存储单元MC。行解码器2在访问动作时选择字线WL。列解码器3在访问动作时选择位线BL，且包含控制访问动作的驱动器。上位区块4选择存储单元阵列1中的作为访问对象的存储单元MC。上位区块4向行解码器2、列解码器3赋予行地址、列地址。电源5在数据的写入/读出时，生成与各个动作对应的规定的电压的组合，并供给至行解码器2及列解码器3。控制电路6根据来自外部的命令，进行向上位区块4发送地址等控制，而且，对电源5进行控制。
接着，说明存储单元阵列1的概要。
图2是实施方式的半导体存储装置的存储单元阵列的电路图。
如图2所示，存储单元阵列1包括沿X方向延伸的多个字线WL、沿Z方向延伸的多个位线BL、以及配置在多个字线WL及多个位线BL的交叉部的多个存储单元MC。而且，存储单元阵列1具有多个全局位线GBL。多个位线BL中的、沿Y方向排列的位线BL经过选择晶体管STR共通地连接于一个全局位线GBL。各选择晶体管STR由选择栅极线SG控制。
接着，说明存储单元阵列1的结构。
图3是实施方式的半导体存储装置的存储单元阵列的立体图。图3的结构中省略了存储单元MC的一部分构成或配线间的层间绝缘膜等。而且，图4是该半导体存储装置的存储单元阵列的存储单元周边的Y-Z方向的截面图。
如图3所示，存储单元阵列1具有位线BL相对于半导体基板SS的主平面垂直地延伸的所谓VBL(Vertical Bit Line)结构。也就是说，多个字线WL沿Y方向及Z方向排列成矩阵状，且分别沿X方向延伸。多个位线BL沿X方向及Y方向排列成矩阵状，且沿Z方向延伸。而且，各存储单元MC配置在这些多个字线WL及多个位线BL的各交叉部。也就是说，多个存储单元MC沿X方向、Y方向、及Z方向排列成3维矩阵状。这里，字线WL例如由氮化钛(TiN)或钨(W)形成。位线BL例如由多晶硅(Poly-Si)形成。
在半导体基板SS与多个位线BL之间，配置着沿X方向排列且沿Y方向延伸的多个全局位线GBL。另外，全局位线GBL可并非直接配置在半导体基板SS的上方，可使全局位线GBL与半导体基板SS之间隔着其他元件等。例如，可在半导体基板SS上形成CMOS元件等的电路，且在其上方设置全局位线GBL。而且，在多个位线BL的下端，分别配置着选择晶体管STR。这些选择晶体管STR由沿Y方向排列且沿X方向延伸的多个选择栅极线SG控制。在图3的情况下，沿X方向排列的多个选择晶体管STR由一个选择栅极线SG控制，另一方面，沿Y方向排列的选择晶体管STR另外受到控制。另外，晶体管STR未必一定要位于位线BL的下端，也可位于字线WL或位线BL的上方。
另外，以下以包括图3所示的VBL结构的存储单元阵列1的半导体存储装置为例进行说明，但应注意，本实施方式可广泛应用于存储单元MC配置成沿X方向及Y方向扩展的2维矩阵状的情况等、采用具有可变电阻膜的存储单元MC的半导体存储装置。
如图4所示，存储单元MC具有沿Y方向依序排列的可变电阻膜VR、导电膜CF及绝缘膜IF。这里，可变电阻膜VR是由电阻会发生电性变化的材料形成，例如由氧化铪(HfO2)形成。导电膜CF例如由氮化钛(TiN)或钨(W)等金属形成。绝缘膜IF是对存储单元MC赋予非线性的电流—电压特性(以下称为“I-V特性”)的膜，例如由氧化硅(SiO2)形成。
存储单元阵列1除了图3所示的构成之外，还包括配置在各个字线WL之间的层间绝缘膜101。而且，各字线WL的朝向Y方向的侧面比层间绝缘膜101的朝向Y方向的侧面在Y方向上更凹陷(图4所示的部位a101)。存储单元MC的导电膜CF及绝缘膜IF配置在该部位a101。
在Z方向上邻接的2个存储单元MC的可变电阻膜VR沿位线BL的朝向第2方向的侧面一体地形成。
在Z方向上邻接的2个存储单元MC的导电膜CF在这2个存储单元MC间分离。各导电膜CF的朝向Y方向的侧面在与字线WL相同的Z方向的位置接触于可变电阻膜VR。
在Z方向上邻接的2个存储单元MC的绝缘膜IF是一体地形成。在部位a101，该绝缘膜IF配置在规定的字线WL及在Z方向夹着该规定的字线WL的2个层间绝缘膜101、与导电膜CF之间。而且，该绝缘膜IF配置成接触于该2个层间绝缘膜101中的一个的朝向Y方向的侧面及上表面、该规定的字线WL的朝向Y方向的侧面、以及、该2个层间绝缘膜101的另一底面及朝向Y方向的侧面。而且，绝缘膜IF的朝向Y方向的侧面与导电膜CF的朝向Y方向的侧面配置在同一平面内。而且，绝缘膜IF的朝向Y方向的侧面在与层间绝缘膜101相同的Z方向的位置接触于可变电阻膜VR。另外，绝缘膜IF未必一定要在Z方向上邻接的存储单元MC间为一体，也可在这些存储单元间分离。
接着，说明具有所述结构的存储单元MC的效果。
图5是说明实施方式的半导体存储装置的存储单元的导电膜的效果的截面图。而且，图6是表示该半导体存储装置的存储单元的I-V特性的图表。
在对于存储单元MC的访问动作中，除了使可变电阻膜VR的电阻状态变换的写入动作之外，还有读出动作与形成动作。
对于存储单元MC的读出动作是对可变电阻膜VR的电阻状态进行感测的动作，例如，通过如下方式实现，即，对选择存储单元MC施加规定的读出电压Vcell＝Vr，感测此时流过选择存储单元MC的单元电流Icell。此时，对非选择存储单元MC施加例如Vcell＝Vr/2以下的电压，以使得不会流过大的单元电流Icell。为了以低耗电实现读出动作，要求存储单元MC具有非线性的I-V特性，即，例如图6的一点链线所示，当选择时(也就是说，当施加读出电压Vell＝Vr时)流过足以进行数据感测的单元电流Icell，且，当非选择时(也就是说，施加Vcell＝Vr/2以下的电压时)仅流过尽量微小的单元电流Icell。
对存储单元MC的形成动作是紧接在存储单元MC的制造之后进行的动作，且是在可变电阻膜VR形成长丝绕程的动作。由此，能使可变电阻膜VR的电阻状态稳定地变换。该形成动作可通过对存储单元MC施加比写入动作中使用的写入电压更高的形成电压而实现。
这里，所述形成动作中须注意以下方面。也就是说，在形成动作期间，对存储单元MC施加形成电压，但一旦在可变电阻膜VR形成了长丝绕程，那么大部分形成电压会施加到存储单元MC的除可变电阻膜VR之外的部分。这里，假设存储单元MC内不存在导电膜CF，那么该电压会直接施加给绝缘膜IF，最坏的情况下，绝缘膜IF会产生绝缘击穿。结果，由绝缘膜IF所确保的存储单元MC的I-V特性的非线性如图6的虚线所示，表现为线性，且在读出动作时，流过非选择存储单元MC的单元电流Icell增大。
这一方面，实施方式的存储单元MC中，在可变电阻膜VR与绝缘膜IF之间具有导电膜CF。而且，利用该导电膜CF所具有的电阻成分，使长丝绕程形成时施加给绝缘膜IF的电压的增大得到缓和。结果，绝缘膜IF不易产生绝缘击穿，如图6的实线所示，使存储单元MC的I-V特性容易保持为非线性。由此，当然，在读出动作时流过非选择存储单元MC的单元电流Icell比绝缘膜IF发生绝缘击穿时大幅降低(图6的空心箭头)。
另外，关于导电膜CF，为了在所述形成动作时获得更大的缓冲效果，希望电流路径(图4中为Y方向)具有某种程度的厚度。例如，如图4所示，使导电膜CF的Y方向的厚度Wcf比导电膜CF的Z方向的厚度Hcf(或未图示的X方向的厚度)更厚，或比可变电阻膜VR的Y方向的厚度Wvr更厚。
接着，说明存储单元阵列1的制造步骤。
图7～13是说明本实施方式的半导体存储装置的存储单元阵列的制造步骤的Y-Z方向的立体图。
首先，如图7所示，在未图示的半导体基板上，交替积层多层的层间绝缘膜101及导电膜102。这里，层间绝缘膜101例如由氧化硅(SiO2)形成。导电膜102例如由氮化钛(TiN)或钨(W)形成，且作为字线WL发挥功能。
接着，如图8所示，利用各向异性蚀刻，至少从最上层的层间绝缘膜101的上表面到最下层的层间绝缘膜101的底面为止，形成沿X方向延伸的沟槽121。
接着，如图9所示，利用隔着沟槽121的等方性蚀刻，使露出于沟槽121的导电膜102的端部凹入(部位a101)。
接着，如图10所示，在沟槽121的侧面形成绝缘膜103。由此，绝缘膜103接触于在部位a101露出于沟槽121的、规定的导电膜102的下侧所配置的层间绝缘膜101的朝向Y方向的侧面及上表面、规定的导电膜102的朝向Y方向的侧面、以及、规定的导电膜102的上侧所配置的层间绝缘膜101的底面及朝向Y方向的侧面。这里，绝缘膜103例如由氧化硅(SiO2)形成，且作为绝缘膜IF发挥功能。
接着，如图11所示，对形成有绝缘膜103的沟槽121形成导电膜104，在部位a101填埋导电膜104。这里，导电膜104例如由氮化钛(TiN)或钨(W)等金属形成，且作为导电膜CF发挥功能。
接着，如图12所示，利用隔着沟槽121的各向异性蚀刻，以导电膜104在Z方向上的与层间绝缘膜102相同的位置分离的方式除去导电膜104，直至绝缘膜103的朝向Y方向的侧面露出为止。
接着，如图13所示，对形成有绝缘膜103及导电膜104的沟槽121的侧面形成可变电阻膜105。这里，可变电阻膜105是由电阻会发生电性变化的材料形成，例如由氧化铪(HfO2)形成。该可变电阻膜105作为可变电阻膜VR发挥功能。
最后，对形成有可变电阻膜105的沟槽121形成导电膜106。该导电膜106例如由多晶硅(Poly-Si)形成，且作为位线BL发挥功能。
通过上文所述的制造步骤，形成图4所示的存储单元阵列1。
以上，根据实施方式，能提供一种减少了形成动作时产生的存储单元的绝缘膜的绝缘击穿的半导体存储装置。
[其他]
以上，已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出，并非旨在限定发明的范围。这些新颖的实施方式能以其他多种形态实施，可在不脱离发明宗旨的范围内进行各种省略、替换、变更。这些实施方式或其变形都属于发明的范围或宗旨，且属于权利要求书中记载的发明及与其等价的范围内。

Claims (20)

1.一种半导体存储装置，包括：
沿所述第1方向延伸的第1配线、
沿与所述第1方向交叉的第2方向延伸的第2配线、及
配置在所述第1配线及所述第2配线的交叉部的存储单元；
所述存储单元具有在与所述第1及第2方向交叉的第3方向依序积层的、电阻发生电性变化的第1膜、导电性的第2膜、及绝缘性的第3膜。
2.根据权利要求1所述的半导体存储装置，其中所述第2膜的所述第3方向的厚度比所述第2膜的所述第1方向及所述第2方向中至少一个方向的厚度更厚。
3.根据权利要求1所述的半导体存储装置，其中所述第1膜含有氧化铪HfO2。
4.根据权利要求1所述的半导体存储装置，其中所述第2膜含有金属。
5.根据权利要求1所述的半导体存储装置，其中所述第3膜含有氧化硅SiO2。
6.根据权利要求1所述的半导体存储装置，其中所述第1膜具有长丝。
7.一种半导体存储装置，包括：
沿相互交叉的第1及第2方向扩展的半导体基板、
排列在与所述第1及第2方向交叉的第3方向、且沿所述第1方向延伸的多个第1配线、
沿所述第3方向延伸的第2配线、及
配置在所述多个第1配线及所述第2配线的交叉部的多个存储单元，
一个所述存储单元具有沿所述第2方向依序积层的、电阻发生电性变化的第1膜、导电性的第2膜、及绝缘性的第3膜。
8.根据权利要求7所述的半导体存储装置，其中所述第2膜的所述第2方向的厚度比所述第2膜的所述第1方向及所述第3方向中的至少一个方向的厚度更厚。
9.根据权利要求7所述的半导体存储装置，其中所述第2膜的所述第2方向的厚度比所述第1膜的所述第2方向的厚度更厚。
10.根据权利要求7所述的半导体存储装置，其中所述第1膜含有氧化铪HfO2。
11.根据权利要求7所述的半导体存储装置，其中所述第2膜含有金属。
12.根据权利要求7所述的半导体存储装置，其中所述第3膜含有氧化硅SiO2。
13.根据权利要求7所述的半导体存储装置，其中所述第1膜具有长丝。
14.根据权利要求7所述的半导体存储装置，其中在所述第3方向上邻接的2个所述存储单元的第1膜是一体的。
15.根据权利要求7所述的半导体存储装置，其中在所述第3方向上邻接的2个所述存储单元的第2膜在所述2个存储单元间分离。
16.根据权利要求7所述的半导体存储装置，其中在所述第3方向上邻接的2个所述存储单元的第3膜是一体的。
17.根据权利要求7所述的半导体存储装置，其还包括配置于在所述第3方向上邻接的2个所述第1配线间的第1绝缘膜，
所述2个第1配线的朝向所述第2方向的侧面比所述第1绝缘膜的朝向所述第2方向的侧面在所述第2方向更凹陷。
18.根据权利要求7所述的半导体存储装置，其还包括在所述第3方向上夹着一个所述第1配线的2个第1绝缘膜，
所述第3膜接触于所述2个第1绝缘膜中的一个的朝向所述第2方向的侧面及上表面、所述第1配线的朝向所述第2方向的侧面、以及所述2个第1绝缘膜的另一底面及朝向所述第2方向的侧面。
19.根据权利要求7所述的半导体存储装置，其中所述第2膜的朝向所述第2方向的侧面与所述第3膜的朝向所述第2方向的侧面配置在同一平面内。
20.根据权利要求7所述的半导体存储装置，其还包括配置于在所述第3方向上邻接的2个所述第1配线间的第1绝缘膜，
所述第1膜在与所述第1绝缘膜相同的所述第3方向的位置接触于所述第3膜。
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