CN107133533B - 一种基于多重成组延时的物理不可克隆函数电路结构 - Google Patents
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Abstract
本发明公开了一种基于多重成组延时的物理不可克隆函数电路结构，包括多重成组化延时可变源模块、模糊提取器模块和录入复现模块；利用多重成组化延时单元和基于线性码和哈希函数族的模糊提取器，实现稳定性和唯一性强的物理不可克隆函数。
Description
技术领域
本发明涉及一种通过器件的制造可变性实现对电路标识的方法，尤其是一种基于多重成组延时的物理不可克隆函数电路结构。
背景技术
随着ID卡的广泛应用，产生ID的方法也是五花八门，其中物理不可克隆函数(physical unclonable function，PUF)因其不可克隆和实现简单等特性脱颖而出。19世纪末，开始有学者借鉴生物识别的思想，将纸和光学标记上的随机图案，作为货币等重要物品的防伪标识。之后，人们利用集成电路实现了电子PUF，其核心为集成电路制造过程中的内在随机性，该随机性由制造过程中不可避免的工艺偏差产生。
但是，因非随机的***误差引起的唯一性问题和因环境因素引起的稳定性问题，使得物理不可克隆函数作为ID的性能有所不足，当前已有一些优化技术。多数方法存在稳定性不足，唯一性差等缺点。对这些不足之处进行改进，成为本专利的主要内容。
发明内容
本发明提出了一种基于多重成组延时的物理不可克隆函数电路结构，利用多重成组化延时可变源模块，实现自纠错功能，增强稳定性，减小***可变性的影响，增强唯一性。
本发明解决其技术问题所采用的技术方案为：
一种基于多重成组延时的物理不可克隆函数电路结构，利用多重成组化延时单元实现自纠错和唯一性强的物理不可克隆函数，主要包括以下三个部分：多重成组化延时可变源模块、模糊提取器模块和录入复现模块。
多重成组化延时可变源模块，包含2N个多重成组化延时可变单元、一个2N选1的选择器和一个延时可变性量化器，根据输入的激励信号得到对应的多重成组化延时可变单元的延时可变性的量化结果，得到源响应。多重成组化延时可变单元包含2*k+1个成组化延时单元，每个成组化延时单元由M个并联的延时单元和一个M选1的选择器组成；延时可变性量化器通过给定多重成组化延时可变单元的配置信号S，分别量化每个成组化延时单元的每个环的延时，得到各个环延时成组关系，对应重复码组RC的位。在注册阶段，所述延时可变性量化器产生源重复码组RC；在再生阶段，所述延时可变性量化器利用源重复码组RC，纠正多重成组化延时可变单元的源响应。
模糊提取器模块，包含误差校正模块和冗余压缩模块。误差校正模块利用基于线性码的安全草图算法，校正源响应的误差位；冗余压缩模块利用基于线性反馈移位寄存器实现的托普利茨哈希函数族，压缩校正后的原始响应的冗余信息，得到最终响应。
录入复现模块，包含存储器和辅助数据控制器。存储器用于存放多重成组化延时可变源模块和模糊提取器模块工作过程中的辅助数据；辅助数据控制器，控制辅助数据的录入和复现过程，对存储器进行写入和读取操作。
附图说明
图1是本发明基于多重延时的物理不可克隆函数电路结构的整体框图；
图2是本发明多重成组化延时可变单元的整体框图。
具体实施方式
下面结合附图对本发明作进一步描述。
参照图1和图2，一种基于多重成组延时的物理不可克隆函数电路结构，利用多重成组化延时单元实现自纠错和唯一性强的物理不可克隆函数，主要包括以下三个部分：多重成组化延时可变源模块(1)、模糊提取器模块(2)和录入复现模块(3)(见图1)。
多重成组化延时可变源模块(1)，包含2N个多重成组化延时可变单元(4)、一个2N选1的选择器(5)和一个延时可变性量化器(6)，根据输入的激励信号得到对应的多重成组化延时可变单元(4)的延时可变性的量化结果，得到源响应。多重成组化延时可变单元(4)包含2*k+1个成组化延时单元(11)，每个成组化延时单元(11)由M个并联的延时单元(12)和一个M选1的选择器(13)组成(见图2)；延时可变性量化器通过给定多重成组化延时可变单元(4)的配置信号S，分别量化每个成组化延时单元(11)的每个环的延时，得到各个环延时成组关系，对应源重复码组RC的位。在注册阶段，延时可变性量化器(6)产生源重复码组RC，并通过辅助数据控制器(10)记录到存储器(9)中，具体以RC1为例，先令S1＝1选择第1个环，测得周期T1，再令S1＝2选择第2个环，测得周期T2，以此类推，测得周期T1～TM，将M个周期两两成组编码，可以得到源重复码组RC的位，即RC1＝(g(1,2)…g(1,M),g(2,3)…g(M-1,M))，g(i,j)＝Ti>Tj，令源响应m＝RC1；在再生阶段，延时可变性量化器(6)利用同样方法得到RC’，并结合辅助数据源重复码组RC，得到再生重复码组为行2*k+1列的矩阵，则mi＝De(Zi),其中Zi表示Z的第i行，De(X)＝X中出现次数较多元素，然后自纠错后的源响应为
模糊提取器模块(2)，包含误差校正模块(7)和冗余压缩模块(8)。误差校正模块(7)利用基于线性码的安全草图算法，校正源响应的误差位。在注册阶段，根据源响应m，计算SS＝m⊕C(X)，将SS作为校验数据存储；在再生阶段，利用校验数据SS和再生源响应m’，得到注册信息其中C(X)为线性码编码，D(C)为线性码解码；冗余压缩模块(8)利用基于线性反馈移位寄存器实现的托普利茨哈希函数族，压缩校正后的源响应的冗余信息，得到最终响应。具体利用哈希函数索引i作为线性反馈移位寄存器的初始状态，并不断构造下一状态，每个状态作为托普利茨矩阵的每一列，比如利用LSFR[128 126101 99]构造托普利茨矩阵，则i'(2:128)＝i(1:127)，重复127次后得到128列的托普利茨矩阵，利用该托普利茨矩阵可以将校正的源响应压缩为128位的最终响应。其中，哈希函数索引i，在注册阶段随机生成，并通过辅助数据控制器(10)记录到存储器(9)中，在再生阶段，通过辅助数据控制器(10)从存储器(9)读取。
录入复现模块(3)，包含存储器(9)和辅助数据控制器(10)。存储器(9)用于存放多重成组化延时可变源模块(1)和模糊提取器模块(2)工作过程中的辅助数据，包括源重复码组RC、校验数据SS和哈希函数索引i；辅助数据控制器(10)，控制辅助数据的录入和复现过程，对存储器(9)进行写入和读取操作。
上述实施例用来解释说明本发明，而不是对本发明进行限制，在本发明的精神和权利要求的保护范围内，对本发明做出的任何修改和改变，都落入本发明的保护范围。
Claims (3)
1.一种基于多重成组延时的物理不可克隆函数电路结构，包括：多重成组化延时可变源模块、模糊提取器模块和录入复现模块，其特征在于：所述多重成组化延时可变源模块包含2N个多重成组化延时可变单元、一个2N选1的选择器和一个延时可变性量化器，根据输入的激励信号得到对应的多重成组化延时可变单元的延时可变性的量化结果，得到源响应；所述模糊提取器模块，包括误差校正模块和冗余压缩模块，所述误差校正模块利用基于线性码的安全草图算法，校正源响应的误差位；所述冗余压缩模块，利用基于线性反馈移位寄存器实现的托普利茨哈希函数族，压缩校正后的源响应的冗余信息，得到最终响应；所述录入复现模块，包括存储器和辅助数据控制器，所述存储器用于存放所述多重成组化延时可变源模块和模糊提取器模块工作过程中的辅助数据；所述辅助数据控制器，控制辅助数据的录入和复现过程，对所述存储器进行写入和读取操作。
2.根据权利要求1所述的基于多重成组延时的物理不可克隆函数电路结构，其特征在于：所述多重成组化延时可变单元包含2*k+1个成组化延时单元，每个成组化延时单元由M个并联的延时单元和一个M选1的选择器组成。
3.根据权利要求1所述的基于多重成组延时的物理不可克隆函数电路结构，其特征在于：所述延时可变性量化器通过给定多重成组化延时可变单元的配置信号S，分别量化每个成组化延时单元的每个环的延时，得到各个环延时成组关系，对应源重复码组RC的位；在注册阶段，所述延时可变性量化器产生源重复码组RC；在再生阶段，所述延时可变性量化器利用源重复码组RC，纠正多重成组化延时可变单元的源响应。
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