CN107123646A - 一种静电保护电路、静电保护方法、阵列基板及显示装置 - Google Patents

一种静电保护电路、静电保护方法、阵列基板及显示装置 Download PDF

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Abstract

本发明公开了一种静电保护电路、静电保护方法、阵列基板及显示装置，包括：第一静电释放模块与第二静电释放模块；其中，第一静电释放模块用于在第一信号线上形成的静电电压大于或等于第一预设开启电压时，将第一信号线上的静电电压传输到第二信号线，以释放静电。在第一信号线上形成的静电电压大于或等于第二预设开启电压时，第一静电释放模块将第一信号线上的电压耦合到第一节点，使第二静电释放模块将第一信号线上的静电电压传输到第二信号线，由于第二预设开启电压大于第一预设开启电压，从而在第一信号线上的静电电压较大时，第二静电释放模块导通以快速释放静电，避免静电保护电路损坏。

Description

一种静电保护电路、静电保护方法、阵列基板及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种静电保护电路、静电保护方法、阵列基板及显示装置。
背景技术
一般显示面板中包括用于驱动显示的薄膜晶体管(TFT，Thin-Film Transistor)、用于传输数据信号的数据线以及用于传输栅极扫描信号的栅线，并且在显示面板中，数据线和栅线一般交叉绝缘设置。然而，由于显示面板在制造、运输或者使用的过程中，数据线和栅线上会产生静电荷，当相互交叉的数据线和栅线上的静电荷过多时，会发生静电释放，从而击穿位于数据线和栅线之间的绝缘层，造成本该绝缘的数据线和栅线导通，从而导致显示面板发生故障。
目前，在现有的显示面板中，一般在数据线或栅线上设置静电保护电路，以保护数据线或栅线这些信号线上的信号的稳定传输。在实际应用中，为了避免静电保护电路对连接的信号线上信号的正常传输造成不利影响，因此静电保护电路需要具有较低漏电特性。然而，在信号线上存在大量的静电电荷时，上述具有较低漏电特性的静电保护电路对静电的释放速度比较缓慢，从而导致局部电流较大，进而对静电保护电路造成损坏。
发明内容
本发明实施例提供一种静电保护电路、静电保护方法、阵列基板及显示装置，用以解决现有技术中由于局部电流较大，而对静电保护电路造成损坏的问题。
因此，本发明实施例还提供了一种静电保护电路，包括：第一静电释放模块与第二静电释放模块；其中，
所述第一静电释放模块的第一端与第一信号线相连、第二端与第一节点相连、第三端与第二信号线相连，用于在所述第一信号线上形成的静电电压大于或等于第一预设开启电压时，将所述第一信号线上的静电电压传输到所述第二信号线，以及将所述第一信号线上的静电电压耦合到所述第一节点；
所述第二静电释放模块的第一端与所述第一信号线相连、第二端与所述第一节点相连、第三端与所述第二信号线相连，用于在所述第一信号线上形成的静电电压大于或等于第二预设开启电压时，将所述第一信号线上的静电电压传输到所述第二信号线；其中，所述第二预设开启电压大于所述第一预设开启电压。
优选地，在本发明实施例提供的上述静电保护电路中，所述第二静电释放模块包括：第一晶体管与第一电容；其中，
所述第一晶体管的控制极与所述第一节点相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第一电容的第一端与所述第一节点相连，第二端与所述第一晶体管的第二极相连。
优选地，在本发明实施例提供的上述静电保护电路中，所述第一晶体管为顶栅型的晶体管。
优选地，在本发明实施例提供的上述静电保护电路中，所述第一静电释放模块包括：第二晶体管、第二电容以及第三电容；其中，
所述第二晶体管的控制极分别与所述第二电容的第一端以及所述第三电容的第一端相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第二电容的第二端与所述第一信号线相连；
所述第三电容的第二端与所述第一节点相连。
优选地，在本发明实施例提供的上述静电保护电路中，所述第二晶体管为底栅型的晶体管。
优选地，在本发明实施例提供的上述静电保护电路中，所述静电保护电路还包括：第三静电释放模块；其中，
所述第三静电释放模块的第一端与所述第一信号线相连、第二端与所述第一节点相连、第三端与所述第二信号线相连，用于在所述第一信号线上形成的静电电压大于或等于第三预设开启电压时，将所述第一信号线上的静电电压传输到所述第二信号线；其中，所述第三预设开启电压大于或等于所述第二预设开启电压。
优选地，在本发明实施例提供的上述静电保护电路中，所述第三静电释放模块包括：第三晶体管与第四电容；其中，
所述第三晶体管的控制极与所述第一节点相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第四电容的第一端与所述第一节点相连，第二端与所述第二信号线相连。
优选地，在本发明实施例提供的上述静电保护电路中，所述静电保护电路还包括：第四静电释放模块；其中，所述第二静电释放模块的第三端通过所述第四静电释放模块与所述第二信号线相连；
所述第四静电释放模块还与所述第一节点相连，用于在所述第一信号线上形成的静电电压大于或等于第四预设开启电压时，导通所述第二静电释放模块的第三端与所述第二信号线；其中，所述第四预设开启电压小于或等于所述第二预设开启电压。
优选地，在本发明实施例提供的上述静电保护电路中，所述第四静电释放模块包括：第四晶体管以及第五电容；其中，
所述第四晶体管的控制极与所述第一节点相连，第一极与所述第二静电释放模块的第三端相连，第二极与所述第二信号线相连；
所述第五电容的第一端与所述第一节点相连，第二端与所述第二信号线相连。
相应地，本发明实施例还提供了一种阵列基板，包括本发明实施例提供的上述任一种静电保护电路。
优选地，在本发明实施例提供的上述阵列基板中，所述静电保护电路包括：第一晶体管、第二晶体管、第一电容、第二电容以及第三电容；其中，
所述第一晶体管的控制极与所述第一节点相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第二晶体管的控制极分别与所述第二电容的第一端以及所述第三电容的第一端相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第一电容的第一端与所述第一节点相连，第二端与所述第一晶体管的第二极相连；
所述第二电容的第二端与所述第一信号线相连；
所述第三电容的第二端与所述第一节点相连。
优选地，在本发明实施例提供的上述阵列基板中，所述第一晶体管的有源层的沟道区的长度小于所述第二晶体管的有源层的沟道区的长度。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种阵列基板。
相应地，本发明实施例还提供了一种采用本发明实施例提供的上述任一种静电保护电路的静电保护方法，包括：
在所述第一信号线上形成的静电电压大于或等于所述第一预设开启电压时，所述第一静电释放模块将所述第一信号线上的静电电压传输到所述第二信号线，并将所述第一信号线上的电压耦合到所述第一节点；
在所述第一信号线上形成的静电电压大于或等于所述第二预设开启电压时，所述第二静电释放模块将所述第一信号线上的静电电压传输到所述第二信号线。
优选地，在本发明实施例提供的上述方法中，在所述第一信号线上形成的静电电压大于或等于所述第二预设开启电压时，所述方法还包括：
所述第三静电释放模块将所述第一信号线上的静电电压传输到所述第二信号线；和/或，
所述第四静电释放模块导通所述第二静电释放模块的第三端与所述第二信号线。
本发明有益效果如下：
本发明实施例提供的静电保护电路、静电保护方法、阵列基板及显示装置，包括：第一静电释放模块与第二静电释放模块；其中，第一静电释放模块用于在第一信号线上形成的静电电压大于或等于第一预设开启电压时，将第一信号线上的静电电压传输到第二信号线，以释放静电。在第一信号线上形成的静电电压大于或等于第一预设开启电压且小于第二预设开启电压时，第一静电释放模块将第一信号线上的静电电压耦合到第一节点，以控制第二静电释放模块截止。在第一信号线上形成的静电电压大于或等于第二预设开启电压时，第一静电释放模块将第一信号线上的电压耦合到第一节点，使第二静电释放模块将第一信号线上的静电电压传输到第二信号线，由于第二预设开启电压大于第一预设开启电压，从而在第一信号线上的静电电压较大时，第二静电释放模块导通以快速释放静电，避免静电保护电路损坏。
附图说明
图1为本发明实施例提供的静电保护电路的结构示意图之一；
图2为本发明实施例提供的静电保护电路的结构示意图之二；
图3为本发明实施例提供的静电保护电路的结构示意图之三；
图4a为图1所示的静电保护电路的具体结构示意图；
图4b为图2所示的静电保护电路的具体结构示意图；
图4c为图3所示的静电保护电路的具体结构示意图；
图5为本发明实施例提供的静电保护方法的流程图；
图6为图4a所示的静电保护电路设置于衬底基板上的布局图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的静电保护电路、静电保护方法、阵列基板及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种静电保护电路，如图1所示，包括：第一静电释放模块10与第二静电释放模块20；其中，
第一静电释放模块10的第一端与第一信号线S1相连、第二端与第一节点A相连、第三端与第二信号线S2相连，用于在第一信号线S1上形成的静电电压大于或等于第一预设开启电压时，将第一信号线S1上的静电电压传输到第二信号线S2，以及将第一信号线S1上的静电电压耦合到第一节点A；
第二静电释放模块20的第一端与第一信号线S1相连、第二端与第一节点A相连、第三端与第二信号线S2相连，用于在第一信号线S1上形成的静电电压大于或等于第二预设开启电压时，将第一信号线S1上的静电电压传输到第二信号线S2；其中，第二预设开启电压大于第一预设开启电压。
本发明实施例提供的上述静电保护电路，包括：第一静电释放模块与第二静电释放模块；其中，第一静电释放模块用于在第一信号线上形成的静电电压大于或等于第一预设开启电压时，将第一信号线上的静电电压传输到第二信号线，以释放静电。在第一信号线上形成的静电电压大于或等于第一预设开启电压且小于第二预设开启电压时，第一静电释放模块将第一信号线上的静电电压耦合到第一节点，以控制第二静电释放模块截止。在第一信号线上形成的静电电压大于或等于第二预设开启电压时，第一静电释放模块将第一信号线上的电压耦合到第一节点，使第二静电释放模块将第一信号线上的静电电压传输到第二信号线，由于第二预设开启电压大于第一预设开启电压，从而在第一信号线上的静电电压较大时，第二静电释放模块导通以快速释放静电，避免静电保护电路损坏。
在具体实施时，在本发明实施例提供的上述静电保护电路中，第二预设开启电压大于第一预设开启电压，例如第一预设开启电压可以为4.2V，第二预设开启电压例如为21V。当然，在实际应用中，不同的信号线需要的静电保护的效果不同，因此第一预设开启电压与第二预设开启电压的具体取值需要根据实际静电保护的功能来设置确定，在此不作限定。
为了进一步快速释放第一信号线上的静电，在具体实施时，在本发明实施例提供的上述静电保护电路中，如图2所示，静电保护电路还可以包括：第三静电释放模块30；其中，
第三静电释放模块30的第一端与第一信号线S1相连、第二端与第一节点A相连、第三端与第二信号线S2相连，用于在第一信号线S1上形成的静电电压大于或等于第三预设开启电压时，将第一信号线S1上的静电电压传输到第二信号线S2；其中，第三预设开启电压大于或等于第二预设开启电压。
在具体实施时，在本发明实施例提供的上述静电保护电路中，在第三预设开启电压等于第二预设开启电压时，第三静电释放模块与第二静电释放模块同时开启以通过两个释放通道释放第一信号线上的静电；在第三预设开启电压大于第二预设开启电压时，第三静电释放模块开启以释放静电，从而采用较多的通路释放第一信号线上的静电，以避免静电保护电路损坏。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图3所示，静电保护电路还可以包括：第四静电释放模块40；其中，第二静电释放模块20的第三端通过第四静电释放模块40与第二信号线S2相连；
第四静电释放模块40还与第一节点A相连，用于在第一信号线S1上形成的静电电压大于或等于第四预设开启电压时，导通第二静电释放模块20的第三端与第二信号线S2；其中，第四预设开启电压小于或等于第二预设开启电压。
在具体实施时，在本发明实施例提供的上述静电保护电路中，在第四预设开启电压等于第二预设开启电压时，第二静电释放模块与第四静电释放模块同时开启，以使第一信号线上形成的静电电压通过开启的第二静电释放模块与第四静电释放模块进行释放。在第四预设开启电压小于第二预设开启电压时，第四静电释放模块先开启以导通第一静电释放模块的第三端与第二信号线，第一静电释放模块根据第二预设开启电压与第一信号线上形成的静电电压的相互关系以开启或截止。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4a至图4c所示，第一静电释放模块10具体可以包括：第二晶体管M2、第二电容C2以及第三电容C3；其中，
第二晶体管M2的控制极分别与第二电容C2的第一端以及第三电容C3的第一端相连，第一极与第一信号线S1相连，第二极与第二信号线S2相连；
第二电容C2的第二端与第一信号线S1相连；
第三电容C3的第二端与第一节点A相连。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4a至图4c所示，第二晶体管M2可以为N型晶体管。当然，第二晶体管也可以为P型晶体管，在此不作限定。
一般信号线是用于传输信号的，为了避免静电保护电路形成漏电流对信号线上传输的信号造成不利影响，在具体实施时，在本发明实施例提供的上述静电保护电路中，第二晶体管为底栅型的晶体管。即在第二晶体管设置在衬底基板上时，第二晶体管的栅极位于其有源层面向衬底基板的一侧。
在具体实施时，在本发明实施例提供的上述静电保护电路中，在第一信号线上形成的静电电压大于或等于第一预设开启电压时，通过第二电容与第三电容的耦合作用，使第二晶体管的控制极具有一定的电压以控制第二晶体管处于导通状态，从而将第一信号线上形成的静电电压释放到第二信号线上。并且由于第二电容与第三电容的耦合作用，可以将第一信号线上的静电电压耦合到第一节点，使第一节点具有一定的电压。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4a与图4b所示，第二静电释放模块20具体可以包括：第一晶体管M1与第一电容C1；其中，
第一晶体管M1的控制极与第一节点A相连，第一极与第一信号线S1相连，第二极与第二信号线S2相连；
第一电容C1的第一端与第一节点A相连，第二端与第一晶体管M1的第二极相连。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4a与图4b所示，第一晶体管M1可以为N型晶体管。当然，第一晶体管也可以为P型晶体管，在此不作限定。
在第一信号线上的静电较多时，为了更快速的释放静电，保护静电保护电路，在具体实施时，在本发明实施例提供的上述静电保护电路中，第一晶体管为顶栅型的晶体管。即在第一晶体管设置在衬底基板上时，第一晶体管的栅极位于其有源层背离衬底基板的一侧。
在具体实施时，在本发明实施例提供的上述静电保护电路中，第二静电释放模块中的第一晶体管的有源层的沟道区的长度小于第一静电释放模块中的第二晶体管的有源层的沟道区的长度。
在具体实施时，在本发明实施例提供的上述静电保护电路中，在第一信号线上形成的静电电压大于或等于第二预设开启电压时，该第一信号线上形成的静电电压通过耦合，使第一节点具有一定电压，使得第一晶体管在第一节点的电压控制下处于导通状态，以将第一信号线上形成的静电电荷释放到第二信号线上。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4b所示，第三静电释放模块30具体可以包括：第三晶体管M3与第四电容C4；其中，
第三晶体管M3的控制极与第一节点A相连，第一极与第一信号线S1相连，第二极与第二信号线S2相连；
第四电容C4的第一端与第一节点A相连，第二端与第二信号线S2相连。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4b所示，第三晶体管M3可以为N型晶体管。当然，第三晶体管也可以为P型晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述静电保护电路中，可以通过控制第三晶体管的阈值电压来控制第三预设开启电压。当然也可以通过控制其他特性来控制第三预设开启电压，在此不作限定。
在具体实施时，在本发明实施例提供的上述静电保护电路中，第四电容的电容值可以与第一电容的电容值相等，在此不作限定。
在第一信号线上的静电较多时，为了更快速的释放静电，保护电路，在具体实施时，在本发明实施例提供的上述静电保护电路中，第三晶体管为顶栅型的晶体管。即在第三晶体管设置在衬底基板上时，第三晶体管的栅极位于其有源层背离衬底基板的一侧。
在具体实施时，在本发明实施例提供的上述静电保护电路中，第一信号线上形成的静电电压通过耦合，使第一节点具有一定电压，在第一信号线上形成的静电电压大于或等于第三预设开启电压时，使得第三晶体管在第一节点的电压控制下处于导通状态，以将第一信号线上形成的静电电荷释放到第二信号线上。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4c所示，在静电保护电路还包括第四静电释放模块40时，第二静电释放模块20的第三端通过第四静电释放模块40与第二信号线S2相连。即第二静电释放模块20中第一晶体管M1的第二极通过第四静电释放模块40与第二信号线S2相连。其中，第四静电释放模块40具体可以包括：第四晶体管M4以及第五电容C5；其中，
第四晶体管M4的控制极与第一节点A相连，第一极与第二静电释放模块20的第三端相连，第二极与第二信号线S2相连；
第五电容C5的第一端与第一节点A相连，第二端与第二信号线S2相连。
在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4c所示，第四晶体管M4可以为N型晶体管。当然第四晶体管也可以为P型晶体管，在此不作限定。
在具体实施时，在本发明实施例提供的上述静电保护电路中，可以通过控制第四晶体管的阈值电压来控制第四预设开启电压。当然也可以通过控制其他特性来控制第四预设开启电压，在此不作限定。
在具体实施时，在本发明实施例提供的上述静电保护电路中，第五电容的电容值可以与第一电容的电容值相等，在此不作限定。
在具体实施时，在本发明实施例提供的上述静电保护电路中，第四晶体管在第一节点的电压的控制下处于导通状态，从而使第二静电释放模块中第一晶体管的第二极与第二信号线导通，以实现释放静电的作用。
以上仅是举例说明本发明实施例提供的静电保护电路中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了简化制备工艺，在具体实施时，在本发明实施例提供的上述静电保护电路中，如图4a至图4c所示，所有晶体管均可以为N型晶体管。
需要说明的是本发明上述实施例中提到的各晶体管可以是薄膜晶体管(TFT，ThinFilm Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。在具体实施中，上述各晶体管根据其类型不同，可以将其控制极作为栅极，将第一极作为源极或漏极，以及将第二极作为其漏极或源极，在此不作限定。
下面分别以图4a至图4c所示的电路结构以及第一信号线S1上形成的静电电压为ΔV1为例，对本发明实施例提供的上述静电保护电路的工作过程作以描述。
实施例一、
以图4a所示的结构为例，在图4a中，静电保护电路包括2个晶体管与3个电容。其中通过第一电容C1、第二电容C2以及第三电容C3的耦合作用，使得第一节点A的电压VG1满足公式：即第一晶体管M1的栅极的电压，其中，c1代表第一电容C1的电容量，c2代表第二电容C2的电容量，c3代表第三电容C3的电容量。以及使得第二晶体管M2的栅极的电压VG2满足公式：
由于c3与c2之间满足关系：c3＝αc2；c1与c2之间满足关系：c1＝βc2；其中，α与β为参数。可以得到： 由于第一晶体管M1与第二晶体管M2分别具有阈值电压Vth(M1)与Vth(M2)，因此可以通过设置α与β的值，使在VG1≥Vth(M1)时，控制第一晶体管M1导通；在VG2≥Vth(M2)时，控制第二晶体管M2导通。
以α＝1，β＝10，Vth(M1)＝1V、Vth(M2)＝2V为例，根据VG2≥Vth(M2)，则在ΔV1≥4.2V时即可控制第二晶体管M2导通。根据VG1≥Vth(M1)，则在ΔV1≥21V时才会控制第一晶体管M1导通。因此，第一预设开启电压ΔV0(1)此时可以为4.2V，第二预设开启电压ΔV0(2)此时可以为21V，从而使ΔV1增加到4.2V时，第二晶体管M2导通以释放静电，此时第一晶体管M1截止。在ΔV1增加到21V时，即第一信号线S1上形成的静电电压较大，此时第一晶体管M1导通以增加释放通路快速释放静电，从而可以保护电路避免电路损坏。
实施例二、
以图4b所示的结构为例，在图4b中，静电保护电路包括3个晶体管与4个电容。其中通过第一电容C1、第二电容C2以及第三电容C3的耦合作用，使得第一节点A的电压VG1满足公式：即第一晶体管M1的栅极的电压，其中，c1代表第一电容C1的电容量，c2代表第二电容C2的电容量，c3代表第三电容C3的电容量。以及使得第二晶体管M2的栅极以及第三晶体管M3的栅极的电压VG2满足公式：
由于c3与c2之间满足关系：c3＝αc2；c1与c2之间满足关系：c1＝βc2；其中，α与β为参数。可以得到： 由于第一晶体管M1、第二晶体管M2以及第三晶体管M3分别具有阈值电压Vth(M1)、Vth(M2)、Vth(M3)，因此可以通过设置α与β的值，使在VG1≥Vth(M1)时，控制第一晶体管M1导通；在VG2≥Vth(M2)时，控制第二晶体管M2导通；在VG1≥Vth(M3)时，控制第三晶体管M3导通。
以α＝1，β＝10，Vth(M1)＝1V、Vth(M2)＝2V、Vth(M3)＝1.5V为例，根据VG2≥Vth(M2)，则在ΔV1≥4.2V时即可控制第二晶体管M2导通。根据VG1≥Vth(M1)，则在ΔV1≥21V时才会控制第一晶体管M1导通。根据VG1≥Vth(M3)，则在ΔV1≥31.5V时才会控制第三晶体管M3导通。因此，第一预设开启电压ΔV0(1)此时可以为4.2V，第二预设开启电压ΔV0(2)此时可以为21V，第三预设开启电压ΔV0(3)此时可以为31.5V。从而在ΔV1增加到4.2V时，第二晶体管M2导通以释放静电，此时第一晶体管M1与第三晶体管M3均截止。在ΔV1增加到21V时，第一晶体管M1导通以增加释放通路快速释放静电。在ΔV1增加到31.5V时，第三晶体管M3导通以增加释放通路快速释放静电，从而可以保护电路避免电路损坏。
实施例三、
以图4c所示的结构为例，在图4c中，静电保护电路包括3个晶体管与4个电容。其中通过第一电容C1、第二电容C2以及第三电容C3的耦合作用，使得第一节点A的电压VG1满足公式：即第一晶体管M1的栅极的电压，其中，c1代表第一电容C1的电容量，c2代表第二电容C2的电容量，c3代表第三电容C3的电容量。以及使得第二晶体管M2的栅极以及第四晶体管M4的栅极的电压VG2满足公式：
由于c3与c2之间满足关系：c3＝αc2；c1与c2之间满足关系：c1＝βc2；其中，α与β为参数。可以得到： 由于第一晶体管M1、第二晶体管M2以及第四晶体管M4分别具有阈值电压Vth(M1)、Vth(M2)、Vth(M4)，因此可以通过设置α与β的值，使在VG1≥Vth(M1)时，控制第一晶体管M1导通；在VG2≥Vth(M2)时，控制第二晶体管M2导通；在VG1≥Vth(M4)时，控制第四晶体管M4导通。
以α＝1，β＝10，Vth(M1)＝1V、Vth(M2)＝2V、Vth(M4)＝0.5V为例，根据VG2≥Vth(M2)，则在ΔV1≥4.2V时即可控制第二晶体管M2导通。根据VG1≥Vth(M4)，则在ΔV1≥10.5V时即可控制第四晶体管M4导通。根据VG1≥Vth(M1)，则在ΔV1≥21V时才会控制第一晶体管M1导通。因此，第一预设开启电压ΔV0(1)此时可以为4.2V，第二预设开启电压ΔV0(2)此时可以为21V，第四预设开启电压ΔV0(4)此时可以为10.5V。从而在ΔV1增加到4.2V时，第二晶体管M2导通以释放静电，此时第一晶体管M1与第四晶体管M4均截止。在ΔV1增加到10.5V时，第四晶体管M4优先导通。在ΔV1增加到21V时，第一晶体管M1也导通，以通过导通的第四晶体管M4与第一晶体管M1增加释放通路快速释放静电，从而可以保护电路避免电路损坏。
基于同一发明构思，本发明实施例还提供了一种采用本发明实施例提供的上述任一种静电保护电路的静电保护方法，如图5所示，该静电保护方法包括：
S501、在第一信号线上形成的静电电压大于或等于第一预设开启电压时，第一静电释放模块将第一信号线上的静电电压传输到第二信号线，并将第一信号线上的电压耦合到第一节点；
S502、在第一信号线上形成的静电电压大于或等于第二预设开启电压时，第二静电释放模块将第一信号线上的静电电压传输到第二信号线。
本发明实施例提供的上述静电保护方法，在第一信号线上形成的静电电压大于或等于第一预设开启电压时，通过第一静电释放模块将第一信号线上的静电电压传输到第二信号线，以释放静电。并在第一信号线上形成的静电电压大于或等于第一预设开启电压且小于第二预设开启电压时，第一静电释放模块将第一信号线上的静电电压耦合到第一节点，以控制第二静电释放模块截止。在第一信号线上形成的静电电压大于或等于第二预设开启电压时，第一静电释放模块将第一信号线上的电压耦合到第一节点，使第二静电释放模块将第一信号线上的静电电压传输到第二信号线，由于第二预设开启电压大于第一预设开启电压，从而在第一信号线上的静电电压较大时，控制第二静电释放模块导通以快速释放静电，避免静电保护电路损坏。
在具体实施时，在本发明实施例提供的上述方法中，在第一信号线上形成的静电电压大于或等于第二预设开启电压时，还包括：第三静电释放模块将第一信号线上的静电电压传输到第二信号线。
在具体实施时，在本发明实施例提供的上述方法中，在第一信号线上形成的静电电压大于或等于第二预设开启电压时，还包括：第四静电释放模块导通第二静电释放模块的第三端与第二信号线。
基于同一发明构思，本发明实施例还提供了一种阵列基板，包括本发明实施例提供的上述任一种静电保护电路。该阵列基板解决问题的原理与前述静电保护电路相似，因此该阵列基板的实施可以参见前述静电保护电路的实施，重复之处在此不再赘述。
在具体实施时，在本发明实施例提供的上述阵列基板中，静电保护电路具体可以包括：第一晶体管、第二晶体管、第一电容、第二电容以及第三电容；其中，
第一晶体管的控制极与第一节点相连，第一极与第一信号线相连，第二极与第二信号线相连；
第二晶体管的控制极分别与第二电容的第一端以及第三电容的第一端相连，第一极与第一信号线相连，第二极与第二信号线相连；
第一电容的第一端与第一节点相连，第二端与第一晶体管的第二极相连；
第二电容的第二端与第一信号线相连；
第三电容的第二端与第一节点相连。
在具体实施时，在本发明实施例提供的上述阵列基板中，该阵列基板还包括设置上述各晶体管的衬底基板。在实际制备工艺中，一般将上述各晶体管与各电容设置于衬底基板上，在具体实施时，在本发明实施例提供的上述阵列基板中，如图6所示，为第一信号线S1、第二信号线S2、第一晶体管M1、第二晶体管M2在衬底基板100上的布局(Layout)图。其中，第一晶体管M1为顶栅型的晶体管，第二晶体管M2为底栅型的晶体管。第二晶体管M2包括：位于衬底基板100一侧的栅极M2_G、位于栅极M2_G背离阵列基板100一侧的有源层M2_Ac，位于有源层M2_Ac背离衬底基板100一侧的源极(图6中未示出)与漏极(图6中未示出)，该源极与漏极分别通过第一过孔ESL与第一信号线S1与第二信号线S2电连接并且也通过第一过孔ESL与有源层M2_Ac电连接，其中，第二晶体管M2的源极与第一信号线S1电连接，第二晶体管M2的漏极与第二信号线S2电连接。第一晶体管M1包括：与第二晶体管M2的源极与漏极同层设置的第一晶体管M1的源极(图6中未示出)与漏极(图6中未示出)，与第二晶体管M2的有源层M2_Ac同层设置的第一晶体管M1的有源层M1_Ac以及位于第一晶体管M1的有源层M1_Ac背离衬底基板100一侧的第一晶体管M1的栅极M1_G，其中，第一晶体管M1的源极与漏极分别通过第二过孔CNT与第一信号线S1以及第二信号线S2电连接并且有源层M1_Ac也通过第二过孔CNT电连接第一晶体管M1的源极与漏极，第一晶体管M1的源极与第一信号线S1电连接，第一晶体管M1的漏极与第二信号线S2电连接。其中，第一晶体管M1的有源层M1_Ac与第二晶体管M2的有源层M2_Ac为“口”字型的一体结构。
在图6中，第一晶体管M1的栅极M1_G在水平方向延伸出的两端，其中右端作为第三电容的第二端，左端作为第一电容的第一端。第二晶体管M2的的栅极M2_G沿垂直方向延伸出的一部分可以作为第三电容的第二端。第二信号线S2向左延伸的一端可以作为第一电容的第二端。第二电容可以由第一信号线S1与第二晶体管M2的栅极M2_G的交叠部分形成。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图6所示，第一晶体管M1的有源层M1_Ac的沟道区M1_ac的长度小于第二晶体管M2的有源层M2_Ac的沟道区M2_ac的长度。以使第一晶体管M1可以快速释放电荷，以及使第二晶体管M2具有较低的漏电流特性。
在具体实施时，在本发明实施例提供的上述阵列基板中，第一信号线与第二信号线相邻设置，并且第一信号线与第二信号线均为栅线；或者，第一信号线与第二信号线均为数据线，在此不作限定。当然在阵列基板上还具有一些绝缘层等膜层，这些均为本领域技术人员应该理解具有的，在此不作赘述。
在具体实施时，制备本发明实施例提供的上述阵列基板的步骤如下：
(1)采用构图工艺在衬底基板上形成第二晶体管的栅极的图形。
(2)采用构图工艺在形成有第二晶体管的栅极的衬底基板上形成第一绝缘层的图形。
(3)采用构图工艺在形成有第一栅绝缘层的图形的衬底基板上形成有源层的图形；其中该有源层为包括第一晶体管的有源层与第二晶体管的有源层的“口”字型的一体结构。
(4)采用构图工艺在形成有步骤(3)中的有源层的衬底基板上形成具有第一过孔与第二过孔的第二绝缘层的图形。
(5)采用构图工艺在形成有第二绝缘层的衬底基板上形成金属层的图形；其中，该金属层包括：第一晶体管的源漏极与第二晶体管的源漏极。
(6)采用构图工艺在形成有金属层的衬底基板上形成第三绝缘层的图形。
(7)采用构图工艺在形成有第三绝缘层的衬底基板上形成第一晶体管的栅极的图形。
在实际制备中，构图工艺可以包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。在具体实施时，可根据本发明中所形成的结构选择相应的构图工艺。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述阵列基板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。并且该显示装置的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
本发明实施例提供的静电保护电路、静电保护方法、阵列基板及显示装置，包括：第一静电释放模块与第二静电释放模块；其中，第一静电释放模块用于在第一信号线上形成的静电电压大于或等于第一预设开启电压时，将第一信号线上的静电电压传输到第二信号线，以释放静电。在第一信号线上形成的静电电压大于或等于第一预设开启电压且小于第二预设开启电压时，第一静电释放模块将第一信号线上的静电电压耦合到第一节点，以控制第二静电释放模块截止。在第一信号线上形成的静电电压大于或等于第二预设开启电压时，第一静电释放模块将第一信号线上的电压耦合到第一节点，使第二静电释放模块将第一信号线上的静电电压传输到第二信号线，由于第二预设开启电压大于第一预设开启电压，从而在第一信号线上的静电电压较大时，第二静电释放模块导通以快速释放静电，避免静电保护电路损坏。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种静电保护电路，其特征在于，包括：第一静电释放模块与第二静电释放模块；其中，
所述第一静电释放模块的第一端与第一信号线相连、第二端与第一节点相连、第三端与第二信号线相连，用于在所述第一信号线上形成的静电电压大于或等于第一预设开启电压时，将所述第一信号线上的静电电压传输到所述第二信号线，以及将所述第一信号线上的静电电压耦合到所述第一节点；
所述第二静电释放模块的第一端与所述第一信号线相连、第二端与所述第一节点相连、第三端与所述第二信号线相连，用于在所述第一信号线上形成的静电电压大于或等于第二预设开启电压时，将所述第一信号线上的静电电压传输到所述第二信号线；其中，所述第二预设开启电压大于所述第一预设开启电压。
2.如权利要求1所述的静电保护电路，其特征在于，所述第二静电释放模块包括：第一晶体管与第一电容；其中，
所述第一晶体管的控制极与所述第一节点相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第一电容的第一端与所述第一节点相连，第二端与所述第一晶体管的第二极相连。
3.如权利要求2所述的静电保护电路，其特征在于，所述第一晶体管为顶栅型的晶体管。
4.如权利要求1所述的静电保护电路，其特征在于，所述第一静电释放模块包括：第二晶体管、第二电容以及第三电容；其中，
所述第二晶体管的控制极分别与所述第二电容的第一端以及所述第三电容的第一端相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第二电容的第二端与所述第一信号线相连；
所述第三电容的第二端与所述第一节点相连。
5.如权利要求4所述的静电保护电路，其特征在于，所述第二晶体管为底栅型的晶体管。
6.如权利要求1-5任一项所述的静电保护电路，其特征在于，所述静电保护电路还包括：第三静电释放模块；其中，
所述第三静电释放模块的第一端与所述第一信号线相连、第二端与所述第一节点相连、第三端与所述第二信号线相连，用于在所述第一信号线上形成的静电电压大于或等于第三预设开启电压时，将所述第一信号线上的静电电压传输到所述第二信号线；其中，所述第三预设开启电压大于或等于所述第二预设开启电压。
7.如权利要求6所述的静电保护电路，其特征在于，所述第三静电释放模块包括：第三晶体管与第四电容；其中，
所述第三晶体管的控制极与所述第一节点相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第四电容的第一端与所述第一节点相连，第二端与所述第二信号线相连。
8.如权利要求1-5任一项所述的静电保护电路，其特征在于，所述静电保护电路还包括：第四静电释放模块；其中，所述第二静电释放模块的第三端通过所述第四静电释放模块与所述第二信号线相连；
所述第四静电释放模块还与所述第一节点相连，用于在所述第一信号线上形成的静电电压大于或等于第四预设开启电压时，导通所述第二静电释放模块的第三端与所述第二信号线；其中，所述第四预设开启电压小于或等于所述第二预设开启电压。
9.如权利要求8所述的静电保护电路，其特征在于，所述第四静电释放模块包括：第四晶体管以及第五电容；其中，
所述第四晶体管的控制极与所述第一节点相连，第一极与所述第二静电释放模块的第三端相连，第二极与所述第二信号线相连；
所述第五电容的第一端与所述第一节点相连，第二端与所述第二信号线相连。
10.一种阵列基板，其特征在于，包括如权利要求1-9任一项所述的静电保护电路。
11.如权利要求10所述的阵列基板，其特征在于，所述静电保护电路包括：第一晶体管、第二晶体管、第一电容、第二电容以及第三电容；其中，
所述第一晶体管的控制极与所述第一节点相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第二晶体管的控制极分别与所述第二电容的第一端以及所述第三电容的第一端相连，第一极与所述第一信号线相连，第二极与所述第二信号线相连；
所述第一电容的第一端与所述第一节点相连，第二端与所述第一晶体管的第二极相连；
所述第二电容的第二端与所述第一信号线相连；
所述第三电容的第二端与所述第一节点相连。
12.如权利要求11所述的阵列基板，其特征在于，所述第一晶体管的有源层的沟道区的长度小于所述第二晶体管的有源层的沟道区的长度。
13.一种显示装置，其特征在于，包括如权利要求10-12任一项所述的阵列基板。
14.一种采用如权利要求1-9任一项所述的静电保护电路的静电保护方法，其特征在于，包括：
在所述第一信号线上形成的静电电压大于或等于所述第一预设开启电压时，所述第一静电释放模块将所述第一信号线上的静电电压传输到所述第二信号线，并将所述第一信号线上的电压耦合到所述第一节点；
在所述第一信号线上形成的静电电压大于或等于所述第二预设开启电压时，所述第二静电释放模块将所述第一信号线上的静电电压传输到所述第二信号线。
15.如权利要求14所述的方法，其特征在于，在所述第一信号线上形成的静电电压大于或等于所述第二预设开启电压时，所述方法还包括：
所述第三静电释放模块将所述第一信号线上的静电电压传输到所述第二信号线；和/或，
所述第四静电释放模块导通所述第二静电释放模块的第三端与所述第二信号线。
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