CN107103144B - 基于fpga的仲裁型puf的布线延迟偏差快速校准方法 - Google Patents

Abstract

本发明公开了基于FPGA的仲裁型PUF的布线延迟偏差快速校准方法，该方法中延迟偏差的快速校准由一个计数器，一个比较器，一个二分法计算模块和一个激励存储模块组成的自动调整电路实现。激励存储模块在输入的读信号有效后，从存储的第一个激励开始输出给PUF当最后一个激励输出完成后，将与计数器相连的激励标志信号置为有效。计数器在输入的调整完成信号有效时，进行计数器的清零，并开始对PUF的响应进行累加计数，当激励标志信号有效时，计数器停止计数，并将计数的结果传输给比较器。在比较器中，根据计数结果与设定阈值范围之间的关系，输出计算下一个调整级的调整标志信号给二分法模块。并在二分法计算模块中，计算出下一个调整级，并输出相应的调整级配置应用于PUF的延迟调整块。然后在调整级下，重新对PUF输入激励，进行新一轮的调整，直至比较器中，计数结果在阈值范围内，比较器输出调整级数标识信号。本发明能够有效减少PUF调整过程的时间开销。

Description

基于FPGA的仲裁型PUF的布线延迟偏差快速校准方法

技术领域

本发明涉及硬件安全以及FPGA的应用领域，通过给PUF电路中输入合适的调整级补偿基于FPGA的仲裁型PUF的两条信号通道的布线不对称延迟，使得仲裁器PUF具有更好的随机性和不可预测性，进而提高PUF的安全性。此外，还可以为基于FPGA的仲裁器PUF在投入使用前的调整大大调高效率。

背景技术

随着信息安全越来越受到重视，传统的将机密信息存储于非易失性存储器中的方法，也面临着诸多考验，将机密信息存储于例如熔断器或者EEPROM这类非易失性存储器中，在大多数情况下，为了提高安全性，需要额外的保护电路设置在存储器周围，除了增加了成本也加大了电路的消耗。在此情况下，一种新的硬件安全保护方法物理不可克隆函数(PUF，Physical Unclonable Function)被提出。PUF利用物理固有的偏差作为自己的识别指纹，具有不可复制性。相比于传统方法，PUF利用的是物理器件本身的特性差异，不需要额外的电路消耗，具有低成本的优点，而且PUF不存储秘钥，只在给定输入时产生输出，断电后输出将消失，因此PUF还具有低功耗的优点。这种硬件安全保护方法提出以来受到越来越多的关注，对此的研究也在不断深入。

传统的仲裁型PUF结构的模型如图1所示。具有共同输入端的两个平行的信号通道，他们的输出端分别连接到触发器的数据输入端(D端)和时钟输入端(C端)，两平行的信号通道分别由多个多路选择器连接组成。通过多路选择器的输入位C_i控制信号在第i个多路选择器中的传输路径，当C_i为0时，将多路选择器0输入端的信号作为输出，当C_i为1时，将多路选择器1输入端的信号作为输出；由于多路选择器的传输信号路径不同，使信号传输过程产生的延迟也不相同。将最后一级的两个多路选择器的输出与分别连接到触发器的数据端口(D端口)和时钟端口(C端口)。从信号输入端给两个信号通道输入一个阶跃信号，当触发器D端口的信号先到达，则PUF的输出为1，否则为0。通过各级多路选择器输入位C₀-C_n-1的不同的0、1组合，使信号在多路选择器上的传输有多种组合，产生的二进制具有非常好的随机性。

当仲裁型PUF在FPGA上实现时，将使用查找表(LUT，Look Up Table)代替多路选择器组成信号通道。因为，查找表在输入位不同时，信号通过查找表产生的延迟也存在不同。因此，第i级的两个查找表的输入C_i分别为0或1，相当于给两个信号分别加入两个不同的延迟。通过给各级查找表输入不同的控制位作为PUF的输入激励，相等于各级查找表产生延迟的各种组合，使产生的PUF的响应也具有很好的随机性。在FPGA上实现的仲裁型PUF结构如图2所示的Challenge部分以及触发器部分。由于仲裁型PUF的结构要求两条信号通道必须完全对称，只利用多路选择器或查找表内的固有延迟不同产生响应的随机性。在FPGA上实现仲裁型PUF时，由于FPGA采用网格式布线，使具有对称结构的查找表之间的布线不能达到完全对称，产生的布线上的延迟偏差将影响PUF输出的随机性。因此，对实现在FPGA上的仲裁器PUF进行一些延迟的补偿，抵消两条信号通道的不均匀延迟，改善PUF响应的随机性是非常必要的。

国外的研究者已经展开了相应的研究。有研究者提出如图2所示的基于FPGA的仲裁器PUF的调整方案。图2中的前半部分是仲裁型PUF的激励输入部分，后半部分为加入的延迟调整部分。延迟调整部分放置在仲裁型PUF的最后一级查找表与仲裁器之间，由***由多个查找表级联组成。不同于仲裁型PUF激励部分的上下两路中对称的查找表通过同一个控制位C_i控制，延迟调整部分的每个查找表都拥有自己的输入位，通过延迟调整块部分控制位输入不同的值，使上下两路的调整块部分之间延迟差刚好抵消布线上的延迟偏差。图2中的每个三角形代表一个用查找表实现的可调整延迟单元(PDL)，其特点是在输入1时产生的延迟大于输入0时的延迟。因为，对于一个查找表而言，内部结构如图4所示，以一个实现反相器功能的3输入的查找表为例。从图中可以看出不同输入时，信号传输路径存在长短的差别，将造成延迟不同。经过测量发现，对于一个查找表，激励全1时带入电路的延迟大于激励全0时的延迟。为方便理解，在图5中将一个查找表等效为带有不同延迟的多路选择器，并且a，b的延迟分别大于d，c的延迟。对于电路的延迟调整部分，当上路的查找表的输入Tu[1-k]全部输入1时，表示给上信号通路加入最大延迟，全部输入0时表示输入最小延迟。用调整级的概念表示延迟调整部分上下两信号通路输入的延迟单元的多少，计算公式为用延迟调整部分上路输入Tu[1-k]的1的个数减去下路输入Td[1-k]的1的个数。在延迟调整部分上下两路未加入延迟差时，如果PUF的响应值极大偏向于1时，表示该PUF下路的布线延迟大于上路的布线延迟，因此需要在延迟调整部分使上路的延迟大于下路的延迟，即此时调整级应该为正值；反之，则调整应该为负值。一般，调整级的最大调整范围的设置与延迟调整部分包含的可编程延迟单元的个数有关，如果延迟调整部分含有的可编程延迟单元为k个，则调整级的最大调整范围为[-k,k]。对图2结构的方案来说，通过人为控制延迟调整部分的输入，然后统计在每个调整级下PUF的响应值中1的数量，选择响应值中1的比例随机性最好时对应的调整级作为电路的最终调整级。这种方式往往需要比较多的测量次数来寻找最终的调整级，从而使得寻找过程需要消耗比较多的时间，并且功率消耗偏大。

发明内容

本发明的一个目的是提供一种开销更小，所需调整时间更短以及效率更高的基于FPGA的仲裁器PUF布线延迟偏差的自动调整的方法。这种自动调整方法由一个自动调整电路实现，其由一个计数器、一个比较器、一个二分法计算模块和一个激励存储模块组成。通过二分法计算模块的输出控制PUF延迟调整部分的输入，当PUF延迟调整部分得到一个调整级后，激励模块将输出存储的大量激励输入给仲裁型PUF，同时计数器对PUF的输出响应进行计数，当激励全部输出后，计数器也将停止计数，并将计数结果在比较器中与设定的阈值范围比较，根据比较结果，比较器输出计算下一个调整级的调整标志信号，二分法计算模块根据调整标志信号计算新的调整级，并输出给PUF延迟调整部分。此过程一直自动完成，直至在比较器中计数结果在阈值范围内，则完成调整过程。

本发明的另一个目的是采用二分法计算仲裁器PUF的调整级，可以用于基于FPGA的仲裁型PUF应用前的调整，改善PUF响应的随机性。在二分法计算模块中，首先，初始化调整级的调整区间[0，k]，其中k为延迟调整部分上路中包含的可编程单元的个数。然后计算区间的中值k/2作为电路的起始调整级。当需要寻找新的调整级时，通过新的调整级与当前调整级的大小关系，相应的更新调整的上下区间。当新调整级小于当前调整级时，则调整区间更新为[0，k/2]；如果新调整级大于当前调整级，则调整区间更新为[k/2，k]；然后在新的区间计算中值，并作为新的调整级。此方法每次寻找时都将排除掉区域内一半的调整级，因此具有非常高的寻找效率，极大的减少了功耗开销和时间开销。

为实现上述目的，本发明采用的技术方案为基于FPGA的仲裁型PUF的布线延迟偏差快速校准方法。该方法中延迟偏差的快速校准由一个计数器，一个比较器，一个二分法计算模块和一个激励存储模块组成的自动调整电路实现。自动调整电路与仲裁型PUF之间的连接如图3所示。自动调整电路的激励存储模块提供PUF的输入激励，二分法计算模块输出的调整级配置位作为PUF延迟调整部分的输入，而计数器则读取PUF的响应并统计响应中1的个数。在自动调整电路中，二分法计算模块输出一个调整级配置位后，同时将与计数器模块相连的调整完成信号(Tune_finish)置为有效，将与激励存储模块相连的读信号(read)置为有效。激励存储模块在输入的读信号(read)有效后，从存储的第一个激励开始输出给PUF当最后一个激励输出完成后，将与计数器相连的激励标志信号(Challenge_flag)置为有效。计数器在输入的调整完成信号(Tune_finish)有效时，进行计数器的清零，并开始对PUF的响应进行累加计数，当激励标志信号(Challenge_flag)有效时，计数器停止计数，并将计数的结果传输给比较器。在比较器中，根据计数结果与设定阈值范围之间的关系，输出计算下一个调整级的调整标志信号(Tune_state)给二分法模块。其中，比较器中设定的阈值范围是根据统计的响应值总数和设定误差计算得出：

Threshold＝N×(50％±e) (1)

其中，N表示PUF响应值的总数，e表示随机性的容忍误差。

在比较器中，根据PUF响应中1的数量的统计结果与调整级之间存在如图8所示的递减的关系，根据计数结果与阈值范围的关系，产生出下一个调整级与当前调整级之间的大小关系。

在比较器中，当统计结果在阈值范围内时，表示当前调整级能够补偿布线延时偏差，则输出调整标志信号为11(Tune_state＝11)；如果当前计算结果小于阈值范围最低值，表示下一个要寻找的调整级小于当前调整级，则输出调整标志信号为10(Tune_state＝10)；如果当前计算结果大于阈值范围最大值，表示下一个寻找的调整级大于当前调整级，则输出调整标志信号为01(Tune_state＝01)。

在二分法计算模块中，将根据调整标志信号(Tune_state)的值，计算出新的调整级，并输出新调整级对应的调整级配置位。首先介绍计算出新的调整级(Middle)后，得到相应的调整级配置位的方法。由于Middle_pre中存储有之前的调整级，而计算的新调整级数为Middle。为了使输出调整级配置位Tu_i(i∈[1,k])，从输出Tu[1:Middle_pre]＝1,Tu[Middle_pre+1:k]＝0。变成新的调整级配置位输出Tu[1:Middle]＝1,Tu[Middle+1:k]＝0，如下图所示。需要对Tui进行移位，其中移位的方向和位数通过调整级之间的变化计算得出：

Shift_bits＝Midian–Midian_pre (2)

其中，shift_bits的符号位表示要移动的方向，负号表示向左移，正号表示向右移，数值表示要移动的位数。Midian表示计算出的新的调整级；Midian_pre表示之前的调整级。

在二分法计算模块中，设计了一个状态机，通过调整标志信号(Tune_state)的不同值，进行状态机之间的状态转换实现计算新的调整级和得到新调整级配置位的功能。状态机的四个状态分别是：开始，左调状态，右调状态和停止。状态之间的转换关系如图5所示。各状态内主要实现的功能如下：

首先，在开始状态中，主要实现对一些寄存器的初始化功能。调整区间下边界(Low)初始值为0，调整区间的上边界(High)初始值为k，其中k为PUF延迟调整部分包含的可编程延迟单元的数量，新的调整级(Middle)初始值为k/2，当前调整级(Middle_pre)初始值为k/2，移位标志(Shift_bits)初始值为0，其中，移位标志的作用是基于当前调整级配置位，为了得到新的调整级配置位，而需要进行移位的标志。

在左调状态中，主要实现三个功能：1)将当前的调整级Middle存储在Middle_pre；2)更新调整区间为[Low，Middle]，在新的区间中计算中值作为新的调整级；3)得到调整级对应的配置位并输出。

在右调状态中，实现的功能是：1)将当前的中调整级Middle存储在Middle_pre；2)更新调整区间为[Middle，High]，在新的区间中计算中值作为新的调整级；3)得到调整级对应的配置位并输出。

在sotp状态中，此状态表示调整过程结束，将保持所有寄存器中的值不变。

在各状态中，寄存器实现的主要功能，以及寄存器的值的变化情况如下表所示：

每次在二分法计算模块输出新的调整级配置位时，调整电路将自动新一轮的调整过程，直至比较器中PUF的响应值中1的数量在阈值内，将完成电路的调整过程。由于寻找调整级的次数与阈值范围大小有关，因此根据需要，寻找调整次数和误差之间的一个均衡。

与现有技术相比较，本发明在FPGA上对布线延迟偏差快速校准的方法A同图1所示的手动寻找最优调整级的方法B进行了比较。其中图7为一个PUF电路应用本发明为寻找合适调整级进行的4次调整过程。图8给出了两种寻找调整级方法的比较结果。从图8中可以看出，对同一PUF电路此发明所需的调整次数也远远小于手动寻找调整级的调整次数。能够有效的减少PUF调整过程的功耗开销。此外，本发明寻找到足够补偿布线延迟的调整级的速度远远大于方法B。能够有效减少PUF调整过程的时间开销。

附图说明

图1是仲裁器PUF的经典结构示意图。图2是一种带有PDL的基于FPGA的仲裁型PUF的结构示意图。

图3是发明的可以实现自动寻找调整级数的基于FPGA的仲裁型PUF的示意图。

图4是3输入查找表内部结构示意图。

图5是查找表在全0或全1输入时产生不同延迟的等效示意图。

图6是基于二分法计算调整级数的状态的转换图。

图7是自动寻找调整级方法与图1所示的手动寻找调整级方法调整次数的比较。

图8是统计结果与调整级之间关系图。

图9是调整级配置位的移位示意图。

具体实施方式

通过采用本发明的基于FPGA的仲裁型PUF布线延迟偏差快速校准的方法，其电路结构示意图如图3所示。可以根据需要选择调整级的调整范围，可以进行单挑信号通道延迟的自动调整，也可以进行两条信号通道同时进行延迟的自动调整。在本法中，将调整范围设定为[0,40]，并将自动调整电路实现在上路信号通道上。

采用本发明的基于FPGA的仲裁型PUF布线延迟快速校准方法，实现自动调整上路延迟的基本步骤如下：

步骤1：测定调整级的两边界值PUF响应值中0、1分布的随机性，确定要寻找的调整级的存在性。

步骤2：通过初始化二分法计算模块中的调整区间和调整级，得到第一个调整级配置位给PUF电路。同时将与激励存储模块相连的开始信号(Read)置为有效，与计数器相连的调整完成信号(Tune_finish)置为有效。

步骤3：激励存储模块在开始信号(Read)有效后，输出已存储的全部随机激励给PUF，并在激励输出完成后将与计数器相连的完成信号(Challenge_flag)置成有效。

步骤4：计数器在检测到调整完成信号(Tune_finish)有效后，对内部的计算器进行清零操作，并开始对PUF的响应值进行累加计数。当来自激励模块的完成信号(Challenge_flag)有效后，计数器停止计数，并将计数完成信号(Cnt_finish)置为有效，输出当前的计数结果(counter)给比较器。

步骤5：首先在比较器中初始化阈值范围Ref。当比较器检测到计数完成信号(Cnt_finish)有效时，将输入的计数值counter与给定的阈值范围Rdf进行比较，判定两者的大小关系，并输出调整状态信号(Tune_state)给二分法计算模块。

步骤6：在二分法计算模块，根据Tune_state的值，将基于当前的调整级计算出新的调整级，并输出对应调整级的调整级配置位应用给PUF的调整部分。

步骤7：在新的调整级下将自动重复前面的步骤，直至PUF的响应值中1的数量在阈值范围内，完成电路调整级的自动调整。

Claims (2)

1.基于FPGA的仲裁型PUF的布线延迟偏差快速校准方法，其特征在于：使用一个自动调整电路实现延迟偏差的快速校准，其中自动调整电路由一个计数器，一个比较器，一个二分法计算模块和一个激励存储模块组成；自动调整电路的激励存储模块提供PUF的输入激励，二分法计算模块输出的调整级配置位作为PUF延迟调整部分的输入，而计数器则读取PUF的响应并统计响应中1的个数；在自动调整电路中，二分法计算模块输出一个调整级配置位后，同时将与计数器模块相连的调整完成信号置为有效，将与激励存储模块相连的读信号置为有效；激励存储模块在输入的读信号有效后，从存储的第一个激励开始输出给PUF当最后一个激励输出完成后，将与计数器相连的激励标志信号置为有效；计数器在输入的调整完成信号有效时，进行计数器的清零，并开始对PUF的响应进行累加计数，当激励标志信号有效时，计数器停止计数，并将计数的结果传输给比较器；在比较器中，根据计数结果与设定阈值范围之间的关系，输出计算下一个调整级的调整标志信号给二分法计算模块；其中，比较器中设定的阈值范围是根据统计的响应值总数和设定误差计算得出：

Threshold＝N×(50％±e) (1)

其中，N表示PUF响应值的总数，e表示随机性的容忍误差；

在比较器中，根据PUF响应中1的数量的统计结果与调整级之间存在递减的关系，根据计数结果与阈值范围的关系，产生出下一个调整级与当前调整级之间的大小关系；

在比较器中，当统计结果在阈值范围内时，表示当前调整级能够补偿布线延时偏差，则输出调整标志信号为11；如果当前计算结果小于阈值范围最低值，表示下一个要寻找的调整级小于当前调整级，则输出调整标志信号为10；如果当前计算结果大于阈值范围最大值，表示下一个寻找的调整级大于当前调整级，则输出调整标志信号为01；

在二分法计算模块中，将根据调整标志信号的值，计算出新的调整级，并输出新调整级对应的调整级配置位；首先介绍计算出新的调整级后，得到相应的调整级配置位的方法；由于Middle_pre中存储有之前的调整级，而计算的新调整级数为Middle；为了使输出调整级配置位Tu_i，i∈[1,k]，从输出Tu[1:Middle_pre]＝1,Tu[Middle_pre+1:k]＝0；变成新的调整级配置位输出Tu[1:Middle]＝1,Tu[Middle+1:k]＝0，需要对Tu_i进行移位，其中移位的方向和位数通过调整级之间的变化计算得出：

Shift_bits＝Middle–Middle_pre (2)

其中，Shift_bits的符号位表示要移动的方向，负号表示向左移，正号表示向右移，数值表示要移动的位数；Middle表示计算出的新的调整级；Middle_pre表示之前的调整级；

在二分法计算模块中，设计了一个状态机，通过调整标志信号的不同值，进行状态机之间的状态转换实现计算新的调整级和得到新调整级配置位的功能；状态机的四个状态分别是：开始，左调状态，右调状态和停止；各状态内实现的功能如下：

首先，在开始状态中，实现对一些寄存器的初始化功能；调整区间下边界初始值为0，调整区间的上边界初始值为k，其中k为PUF延迟调整部分包含的可编程延迟单元的数量，新的调整级初始值为k/2，当前调整级初始值为k/2，移位标志初始值为0，其中，移位标志的作用是基于当前调整级配置位，为了得到新的调整级配置位，而需要进行移位的标志；

在左调状态中，实现三个功能：1)将当前的调整级Middle存储在Middle_pre；2)更新调整区间为[Low，Middle]，在新的区间中计算中值作为新的调整级；3)得到调整级对应的配置位并输出；

在右调状态中，实现的功能是：1)将当前的调整级Middle存储在Middle_pre；2)更新调整区间为[Middle，High]，在新的区间中计算中值作为新的调整级；3)得到调整级对应的配置位并输出；

在停止状态中，此状态表示调整过程结束，将保持所有寄存器中的值不变；

在各状态中，寄存器实现的主要功能，以及寄存器的值的变化情况如下表所示：

每次在二分法计算模块输出新的调整级配置位时，调整电路将自动新一轮的调整过程，直至比较器中PUF的响应值中1的数量在阈值内，将完成电路的调整过程；由于寻找调整级的次数与阈值范围大小有关，因此根据需要，寻找调整次数和误差之间的一个均衡。

2.根据权利要求1所述的基于FPGA的仲裁型PUF的布线延迟偏差快速校准方法，其特征在于：

采用基于FPGA的仲裁型PUF布线延迟快速校准方法，实现自动调整上路延迟的基本步骤如下：

步骤1：测定调整级的两边界PUF响应值中0、1分布的随机性，确定要寻找的调整级的存在性；

步骤2：通过初始化二分法计算模块中的调整区间和调整级，得到第一个调整级配置位给PUF电路；同时将与激励存储模块相连的开始信号置为有效，与计数器相连的调整完成信号置为有效；

步骤3：激励存储模块在开始信号有效后，输出已存储的全部随机激励给PUF，并在激励输出完成后将与计数器相连的完成信号置成有效；

步骤4：计数器在检测到调整完成信号有效后，对内部的计算器进行清零操作，并开始对PUF的响应值进行累加计数；当来自激励模块的完成信号有效后，计数器停止计数，并将计数完成信号置为有效，输出当前的计数结果给比较器；

步骤5：首先在比较器中初始化阈值范围Ref；当比较器检测到计数完成信号有效时，将输入的计数值counter与给定的阈值范围Ref进行比较，判定两者的大小关系，并输出调整状态信号给二分法计算模块；

步骤6：在二分法计算模块，根据Tune_state的值，将基于当前的调整级计算出新的调整级，并输出对应调整级的调整级配置位应用给PUF的调整部分；

步骤7：在新的调整级下将自动重复前面的步骤，直至PUF的响应值中1的数量在阈值范围内，完成电路调整级的自动调整。

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